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학위논문 상세정보

Pull-in characteristics of delay switching phase-locked loop / 장병화


Jang, Byung-Hwa (한국과학기술원 전기 및 전자공학과 국내석사)
초록

PLL에 있어서 LPE의 시정수를 크게하면 pull-in range가 작아 지는데 이를 개선하기 위하여 delay switching 회로를 삽입한 DSPLL를 고안하고 DSPLL의 pull-in 과정을 이론 및 실험으로 해석하였다. 먼저 보통 PLL의 pull-in 과정을 phase-plane 에서 설명하고 DSPLL의 원리를 밝혔다. 다음 DSPLL을 근사적으로 AFC mode와 APC mode 로 나누어 해석하고 pull-in range를 lock range의 $\frac{1}{2}$ 이상까지 넓힐 수 있음을 보였다. 이 사실은...

Abstract

This thesis proposes a delay switching PLL for improvement of the pull-in characteristics. It uses an RC delay circuit inserted between phase detector and low pass filter, and its delay time is to be switched by the phase detector output signal shifted by 90 degrees. It is shown that the delay switc...

주제어

#Delay lines Switching circuits RC 회로 지연 회로 위상 판별 스위칭 회로 Phase-locked loops;

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저자 Jang, Byung-Hwa
학위수여기관 한국과학기술원
학위구분 국내석사
학과 전기 및 전자공학과
발행년도 1978
총페이지 [i], 78 p.
키워드 Delay lines Switching circuits RC 회로 지연 회로 위상 판별 스위칭 회로 Phase-locked loops
언어 kor
원문 URL http://www.riss.kr/link?id=T10512971&outLink=K
정보원 한국교육학술정보원
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