Plasma Doping 및 Rapid Thermal Annealing을 이용한 nMOSFET 제작 Ultra-shallow Junction Formation for nMOSFET devices using plasma doping and Rapid Thermal Annealing원문보기
1960년 MOSFET이 처음으로 개발되고 제작된 이후 반도체 소자 기술은 지난 반세기 동안 빠른 속도로 발전을 이루었다. 산업 전 분야 걸쳐 MOSFET의 영향력은 크게 증대 되었고 그에 따라 많은 연구에도 불구하고 시스템의 요구에 부응하기 위해 소자의 크기를 줄이면서 이에 따른 문제점들은 극복하기에 전보다 더 많은 어려움이 따르고 있다. ITRS Roadmap 2009에 의하면 현재 CMOS의 채널길이는 50 nm에 이르고 2020년 이내에 채널길이가 10 nm에 이를 것으로 보고 있다[1,2]. 소자의 크기가 작아짐에따라 단채널 효과, 게이트 절연막 ...
1960년 MOSFET이 처음으로 개발되고 제작된 이후 반도체 소자 기술은 지난 반세기 동안 빠른 속도로 발전을 이루었다. 산업 전 분야 걸쳐 MOSFET의 영향력은 크게 증대 되었고 그에 따라 많은 연구에도 불구하고 시스템의 요구에 부응하기 위해 소자의 크기를 줄이면서 이에 따른 문제점들은 극복하기에 전보다 더 많은 어려움이 따르고 있다. ITRS Roadmap 2009에 의하면 현재 CMOS의 채널길이는 50 nm에 이르고 2020년 이내에 채널길이가 10 nm에 이를 것으로 보고 있다[1,2]. 소자의 크기가 작아짐에따라 단채널 효과, 게이트 절연막 터널링, 균일하지 못한 불순물 농도, 공정상의 문제 등의 많은 문제들로 인하여 소자의 신뢰도와 성능이 떨어져 집적화에 많은 어려움을 격고 있다. 이러한 문제점들을 해결하기 위해 깊이(junction depth), 및 게이트 산화막(gate oxide) 두께의 감소 및 게이트 충전 용량(gate capacitance)의 증가, 소스(source) / 드레인(drain) 영역의 공핍층 넓이(depletion layer width, WS/Wd)를 감소가 요구되고 있다[3-5]. 고집적 반도체 소자를 위한 가장 효과적인 접합 형성은 고농도 도핑과 접합 깊이 감소를 통해 가능하다. 접합 깊이를 감소시키는 공정으로는 저 에너지 이온주입법(low energy ion implantation)이 가장 널리 알려져 있다. 그러나 공정 중에 발생하는 기판 손상으로 인하여 누설 전류의 증가와 더불어 소자 적용 시 표면저항과 metal contact 저항이 증가하는 문제점이 발생하여 얕은 접합을 형성하는데 적합하지 않다. 또한 생산성 측면에서는 12 인치 이상의 웨이퍼에 적용하는 공정의 양산성에 있어 빔 라인 저 에너지 이온 주입 방법은 한계를 보인다. 상기 나타나는 문제점을 극복하는 방안으로 실리콘 자가 이온 주입(Si-self implantation), 플루오린(fluorine : F)이나 안티몬(antimony : Sb) 등을 이용한 pre-amorphization 공정을 추가하여 불순물(dopant)의 확산을 감소시키는 방법 등을 시도하였다[6,7]. 하지만 이러한 방법을 사용하는 경우에도 실리콘 표면의 잔류 손상 문제(residual damage), 누설 전류의 증가, 생산성 저하문제, 소자 구조 복잡화에 의한 showing 현상 등의 단점이 나타난다[8]. 이로 인해 향후 극미세화의 논리소자(logic device) 및 기억소자에서는 얕은 접합(shallow junction)을 위한 새로운 도핑 방법인 플라즈마를 통한 이온주입 방식이 대두 되었다. 얕은 접합을 형성하기 위해, 플라즈마 도핑 방식은 소스 가스를 플라즈마 상태로 만든 후 이온화(ionization)된 불순물이 실리콘 기판(silicon substrate)에 인가된 DC 바이어스 전압에 의해 주입되는 방법으로 전통적인 저 에너지 이온 주입기(low energy ion implantation)에 비해 간단한 장치로 구현된다[9]. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있고, 시스템이 간단하며, 높은 처리량을 가진다. 플라즈마 도핑 방식을 통해 주입된 불순물 물질의 활성화와 확산을 위해 최종적으로 후속 열처리 공정이 필요하다. 이러한 열처리 과정은 열처리 시간으로 불순물의 활성화를 높여주면서 열처리로 인한 접합 과정에서도 접합은 얕은 깊이가 유지되어야 한다. 열처리 방법으로는 solid phase epitaxial (SPE), flash annealing, laser thermal annealing (LTA) 등이 있다. 이러한 방법들은 높은 열처리 온도와 짧은 열처리 시간으로 불순물의 활성화를 높여주면서 열처리로 인한 접합 깊이를 보다 얕게 해주는 역할을 한다[10] 본 논문에서는 플라즈마 도핑으로 얕은 접합을 형성하고 spike RTP 열처리 방법으로 불순물 활성화를 하였다. 도핑 후 열처리에따른 표면 결함 정도와 표면 저항을 관찰 하였다. 그리고 SIMS((secondary ion mass spectrometry : 이차이온질량분석기)를 통한 분석 결과와 표면 저항 특성 등의 분석을 시행 하였다. 또한 소자의 적용 가능성을 보기 위하여 시뮬레이션과 nMOSFET를 제작하여 전기적 특성을 분석 하였다.
1960년 MOSFET이 처음으로 개발되고 제작된 이후 반도체 소자 기술은 지난 반세기 동안 빠른 속도로 발전을 이루었다. 산업 전 분야 걸쳐 MOSFET의 영향력은 크게 증대 되었고 그에 따라 많은 연구에도 불구하고 시스템의 요구에 부응하기 위해 소자의 크기를 줄이면서 이에 따른 문제점들은 극복하기에 전보다 더 많은 어려움이 따르고 있다. ITRS Roadmap 2009에 의하면 현재 CMOS의 채널길이는 50 nm에 이르고 2020년 이내에 채널길이가 10 nm에 이를 것으로 보고 있다[1,2]. 소자의 크기가 작아짐에따라 단채널 효과, 게이트 절연막 터널링, 균일하지 못한 불순물 농도, 공정상의 문제 등의 많은 문제들로 인하여 소자의 신뢰도와 성능이 떨어져 집적화에 많은 어려움을 격고 있다. 이러한 문제점들을 해결하기 위해 깊이(junction depth), 및 게이트 산화막(gate oxide) 두께의 감소 및 게이트 충전 용량(gate capacitance)의 증가, 소스(source) / 드레인(drain) 영역의 공핍층 넓이(depletion layer width, WS/Wd)를 감소가 요구되고 있다[3-5]. 고집적 반도체 소자를 위한 가장 효과적인 접합 형성은 고농도 도핑과 접합 깊이 감소를 통해 가능하다. 접합 깊이를 감소시키는 공정으로는 저 에너지 이온주입법(low energy ion implantation)이 가장 널리 알려져 있다. 그러나 공정 중에 발생하는 기판 손상으로 인하여 누설 전류의 증가와 더불어 소자 적용 시 표면저항과 metal contact 저항이 증가하는 문제점이 발생하여 얕은 접합을 형성하는데 적합하지 않다. 또한 생산성 측면에서는 12 인치 이상의 웨이퍼에 적용하는 공정의 양산성에 있어 빔 라인 저 에너지 이온 주입 방법은 한계를 보인다. 상기 나타나는 문제점을 극복하는 방안으로 실리콘 자가 이온 주입(Si-self implantation), 플루오린(fluorine : F)이나 안티몬(antimony : Sb) 등을 이용한 pre-amorphization 공정을 추가하여 불순물(dopant)의 확산을 감소시키는 방법 등을 시도하였다[6,7]. 하지만 이러한 방법을 사용하는 경우에도 실리콘 표면의 잔류 손상 문제(residual damage), 누설 전류의 증가, 생산성 저하문제, 소자 구조 복잡화에 의한 showing 현상 등의 단점이 나타난다[8]. 이로 인해 향후 극미세화의 논리소자(logic device) 및 기억소자에서는 얕은 접합(shallow junction)을 위한 새로운 도핑 방법인 플라즈마를 통한 이온주입 방식이 대두 되었다. 얕은 접합을 형성하기 위해, 플라즈마 도핑 방식은 소스 가스를 플라즈마 상태로 만든 후 이온화(ionization)된 불순물이 실리콘 기판(silicon substrate)에 인가된 DC 바이어스 전압에 의해 주입되는 방법으로 전통적인 저 에너지 이온 주입기(low energy ion implantation)에 비해 간단한 장치로 구현된다[9]. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있고, 시스템이 간단하며, 높은 처리량을 가진다. 플라즈마 도핑 방식을 통해 주입된 불순물 물질의 활성화와 확산을 위해 최종적으로 후속 열처리 공정이 필요하다. 이러한 열처리 과정은 열처리 시간으로 불순물의 활성화를 높여주면서 열처리로 인한 접합 과정에서도 접합은 얕은 깊이가 유지되어야 한다. 열처리 방법으로는 solid phase epitaxial (SPE), flash annealing, laser thermal annealing (LTA) 등이 있다. 이러한 방법들은 높은 열처리 온도와 짧은 열처리 시간으로 불순물의 활성화를 높여주면서 열처리로 인한 접합 깊이를 보다 얕게 해주는 역할을 한다[10] 본 논문에서는 플라즈마 도핑으로 얕은 접합을 형성하고 spike RTP 열처리 방법으로 불순물 활성화를 하였다. 도핑 후 열처리에따른 표면 결함 정도와 표면 저항을 관찰 하였다. 그리고 SIMS((secondary ion mass spectrometry : 이차이온질량분석기)를 통한 분석 결과와 표면 저항 특성 등의 분석을 시행 하였다. 또한 소자의 적용 가능성을 보기 위하여 시뮬레이션과 nMOSFET를 제작하여 전기적 특성을 분석 하였다.
As the scaling down of complementary metal-oxide-semiconductor (CMOS) device continues, such various problems occur as short channel effect and deteriorated current-control characteristics. To solve such problems, it is necessary to reduce junction depth, the depletion layer width in source/drain ar...
As the scaling down of complementary metal-oxide-semiconductor (CMOS) device continues, such various problems occur as short channel effect and deteriorated current-control characteristics. To solve such problems, it is necessary to reduce junction depth, the depletion layer width in source/drain area and the thickness of the gate oxide. Intensive efforts have been dedicated to realize such ultra-shallow junctions by many researchers using either conventional ion implantation or plasma doping (PLAD) technology. The conventional ion implantation technology brings problems such as increase in surface resistance and metal contact resistance due to the surface damage that occurs during the process. Low throughput and poor beam performance in case of low-energy tool for shallow junction formation are also the issues. The PLAD technology has attracted much attention due to the high dose capability with low ion energy, high activation efficiency, reduced damage, high throughput and improved doping profiles. PLAD is a technique characterized by the implantation of energetic dopants that are produced by immersing the substrate into plasma and applying a negative bias voltage to the substrate. In order to diffuse and activate the dopants, annealing processes such as rapid thermal annealing (RTA) is generally required. Phosphorous is utilized to form an n+/p ultra--shallow junction in our case. In general, phosphorus atoms are rapidly diffused into silicon substrate due to kink effect during RTA process. In this paper, we report the structural and electrical characteristics of n+/pultra-shallow junction and nMOSFET fabricated by PLAD with pulsed DC bias of -I kV and annealing at 950 °C for 10 sec with an N2 + O2 ambient, followed by RTA.
As the scaling down of complementary metal-oxide-semiconductor (CMOS) device continues, such various problems occur as short channel effect and deteriorated current-control characteristics. To solve such problems, it is necessary to reduce junction depth, the depletion layer width in source/drain area and the thickness of the gate oxide. Intensive efforts have been dedicated to realize such ultra-shallow junctions by many researchers using either conventional ion implantation or plasma doping (PLAD) technology. The conventional ion implantation technology brings problems such as increase in surface resistance and metal contact resistance due to the surface damage that occurs during the process. Low throughput and poor beam performance in case of low-energy tool for shallow junction formation are also the issues. The PLAD technology has attracted much attention due to the high dose capability with low ion energy, high activation efficiency, reduced damage, high throughput and improved doping profiles. PLAD is a technique characterized by the implantation of energetic dopants that are produced by immersing the substrate into plasma and applying a negative bias voltage to the substrate. In order to diffuse and activate the dopants, annealing processes such as rapid thermal annealing (RTA) is generally required. Phosphorous is utilized to form an n+/p ultra--shallow junction in our case. In general, phosphorus atoms are rapidly diffused into silicon substrate due to kink effect during RTA process. In this paper, we report the structural and electrical characteristics of n+/pultra-shallow junction and nMOSFET fabricated by PLAD with pulsed DC bias of -I kV and annealing at 950 °C for 10 sec with an N2 + O2 ambient, followed by RTA.
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