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최근 PC, 스마트폰과 같은 전자제품의 성능은 불과 10년 전에 비해 비약적인 발전을 하였다. 이러한 전자기기의 소형화, 고기능화의 이면에는 반도체 디바이스의 미세화, 고성능화, 고집적화가 큰 기여를 해왔다. 반도체 기술의 발전은 최소선폭을 줄여서 고성능 칩을 개발하는 방향으로 전개되어왔으나, 20 nm 이하 선폭 감소에서 오는 물리적 한계와 하나의 반도체 패키지에 다양한 메모리, 센서 등을 직접화할 때 발생되는 기술적 난제 및 경제성 한계로 인해 고성능 반도체 패키지의 개발의 어려워지고 있다. 그러나 이와는 달리 전자기기의 고성능, 다기능, 소형화의 요구는 계속되고 있으며, 이러한 요구에 따라 반도체 ...

최근 PC, 스마트폰과 같은 전자제품의 성능은 불과 10년 전에 비해 비약적인 발전을 하였다. 이러한 전자기기의 소형화, 고기능화의 이면에는 반도체 디바이스의 미세화, 고성능화, 고집적화가 큰 기여를 해왔다. 반도체 기술의 발전은 최소선폭을 줄여서 고성능 칩을 개발하는 방향으로 전개되어왔으나, 20 nm 이하 선폭 감소에서 오는 물리적 한계와 하나의 반도체 패키지에 다양한 메모리, 센서 등을 직접화할 때 발생되는 기술적 난제 및 경제성 한계로 인해 고성능 반도체 패키지의 개발의 어려워지고 있다. 그러나 이와는 달리 전자기기의 고성능, 다기능, 소형화의 요구는 계속되고 있으며, 이러한 요구에 따라 반도체 패키징 기술은 기존의 2차원적인 방식에서 벗어나 고집적, 고효율, 낮은 생산단가를 실현 할 수 있는 3차원 적층 기술이 연구되어지고 있다. 3차원 적층 기술은 기존의 2차원적 직접형태의 구조와 달리 수직으로 반도체 소자를 적층하는 기술을 말한다. TSV 기술은 3차원 적층 패키징을 위한 핵심 기술로서 큰 관심을 받고 있으나 아직 다양한 공정상의 문제와 신뢰성 문제를 해결해야 하는 난제가 남아 있다. 특히 구리 비아(via)와 실리콘 기판의 큰 열팽창계수의 차이로 인한 열응력은 계면 박리, 크랙 발생, 비아 돌출(protrusion) 등 다양한 신뢰성 문제를 발생시킨다. 본 연구에서는 구리 TSV 구조의 열응력을 수치해석을 이용하여 분석하였으며, 3차원 TSV 비아와 실리콘 기판의 응력 및 변형을 해석하였다. 비아의 크기, 비아와 비아 사이의 간격 및 비아의 밀도가 TSV 구조의 응력에 미치는 영향을 분석하였으며, 또한 어닐링(annealing) 온도 및 비아의 크기가 구리 protrusion에 미치는 영향을 관찰하였다. 구리 TSV 구조의 신뢰성을 향상시키기 위해서는 적절한 비아와 비아 사이의 간격을 유지한 상태에서, 비아의 크기 및 비아의 밀도는 작아야 한다. 또한 구리 비아 돌출을 감소시키기 위해서는 비아의 크기 및 어닐링 공정과 같은 공정의 온도를 낮추어야 한다. 본 연구의 결과는 TSV 구조의 열응력과 관련된 신뢰성 이슈를 이해하고, TSV 구조의 설계 가이드라인을 제공하는데 도움을 줄 수 있을 것으로 판단된다.

Abstract ▼ AI-Helper

Three-dimensional integrated-circuit is a developing technology that vertically stacks multiple dies with a high density die-to-die interconnect. This results in a decrease in the overall wire length, providing a reduction in wire delay. 3D integration with through silicon via has emerged as a promi...

Three-dimensional integrated-circuit is a developing technology that vertically stacks multiple dies with a high density die-to-die interconnect. This results in a decrease in the overall wire length, providing a reduction in wire delay. 3D integration with through silicon via has emerged as a promising alternative to achieve further improvements for future electronics systems with high density, high band-width, low-power, and small from-factor. TSV technology is essential for 3-dimensional integrated packaging. TSV technology, however, is still facing several reliability issues such as interfacial delamination, crack generation and Cu protrusion. These reliability issues are attributed to themo-mechanical stress mainly caused by a large CTE mismatch between Cu via and surrounding Si. In this study, the thermo-mechanical reliability of copper TSV technology is investigated using numerical analysis. Finite element analysis (FEA) was conducted to analyze three dimensional distribution of the thermal stress and strain near the TSV and the silicon wafer. Several parametric studies were conducted, including the effect of via diameter, via-to-via spacing, and via density on TSV stress. In addition, effects of annealing temperature and via size on Cu protrusion were analyzed. To improve the reliability of the Cu TSV, small diameter via and less via density with proper via-to-via spacing were desirable. To reduce Cu protrusion, smaller via and lower fabrication temperature were recommended. These simulation results will help to understand the thermo-mechanical reliability issues, and provide the design guideline of TSV structure.

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