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논문 상세정보

정전기에 의한 CMOS DRAM 내부 회오의 파괴 Mechanism과 입력 보호 회로의 개선

ESD damage mechanism of CMOS DRAM internal circuit and improvement of input protection circuit

Abstract

In this paper, we inverstigated how a parricular internal inverter circuit, which is located far from the input protection in CMOS DRAM, can be easily damaged by external ESD stress, while the protection circuit remains intact. It is shown in a mega bit DRAM that the internal circuit can be safe from ESD by simply improving the input protection circuit. An inverter, which consists of a relatively small NMOSFET and a very large PMOSFET, is used to speed up DRAMs, and the small NMOSFET is vulnerable to ESD in case that the discharge current beyond the protection flows through the inverter to Vss or Vcc power lines on chip. This internal circuit damage can not be detected by only measuring input leakage currents, but by comparing the standby and on operating current before and after ESD stressing. It was esperimentally proven that the placement of parasitic bipolar transistor between input pad and power supply is very effective for ESD immunity.

참고문헌 (0)

  1. 이 논문의 참고문헌 없음

이 논문을 인용한 문헌 (1)

  1. An, Yang-Ki ; Yoon, Dong-Han 2001. "Design and Fabrication of the Digital Iron Using the Micro-processor" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어, 38(5): 33~41 

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