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논문 상세정보

IEEE 반올림과 덧셈을 동시에 수행하는 부동 소수점 곱셈 연산기 설계

Design of the floating point multiplier performing IEEE rounding and addition in parallel

Abstract

In general, processing flow of the conventional floating-point multiplication consists of either multiplication, addition, normalization, and rounding stage of the conventional floating-point multiplier requries a high speed adder for increment, increasing the overall execution time and occuping a large amount of chip area. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by using the carry select addder used in the addition stage and optimizing the operational flow based on the charcteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this paper. The proposed floating point multiplier does not require and additional execution time nor any high spped adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this suggested approach.

참고문헌 (0)

  1. 이 논문의 참고문헌 없음

이 논문을 인용한 문헌 (1)

  1. Jeong, Cheol-Ho ; Park, Woo-Chan ; Kim, Shin-Dug ; Han, Tack-Don 2000. "The Design of Geometry Processor for 3D Graphics" 정보처리논문지 = The transactions of the Korea Information Processing Society, 7(1): 252~265 

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