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논문 상세정보

저전력용 CMOS 비교기의 시스템 응용을 위한 옵셋 전압 최소화 기법

An offset-voltage reduction technique for system applications of a low-power CMOS comparator

Abstract

In this paper, system application techniques of a low-voltage low-power CMOS comparator are proposed. The proposed techniques employ poly-layer lines instead of conventional dummy cells to improve the accuracy of comparators which are located in both ends of a comparator array. This technique is easily applicable for hihg-density systems such as memory. The proposed circuits are implemented using a 0.6 um signle-poly double-metal n-well CMOS technology and the dissipated power is 0.38 mW. at a 20MHz clock speed based on a 3V supply. The comparator offsets are measured separately and compared for system applications. Using the proposed techniues, the measured comparator offsets are reduced by 40% of a conventional case.

참고문헌 (0)

  1. 이 논문의 참고문헌 없음

이 논문을 인용한 문헌 (2)

  1. 1999. "Low-power Analog-to-Digital Converter for video signal processing" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신, 24(a8): 1259~1264 
  2. Seong, Kwang-Su ; Hyun, Eu-Gin ; Seo, Hee-Don 2000. "Design of High Speed Dynamic Latch Comparator with Reduced Offset using Initialization Switch" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, 37(10): 65~72 

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