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칩 동기 에러와 위상 에러가 존재하는 환경에서 다단 간섭제거기에 의한 비동기 DS-CDMA 시스템의 성능 개선

Performance Improvement of Asunchronous DS-CDMA Systems with a Multistage Interference Canceller in the Presence of Timing and Phase Errors

韓國電磁波學會論文誌 = The journal of Korean Institute of Electromagnetic Engineering and Science, v.12 no.1 = no.51, 2001년, pp.1 - 10  

김봉철 (한국항공대학교 대학원 항공통신정보공학과) ,  강근정 (한국항공대학교 대학원 항공통신정보공학과) ,  오창헌 (한국기술교육대학교 정보통신공학과) ,  조성준 (한국항공대학교 대학원 항공통신정보공학과)

초록
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본 논문에서는 비동기 DS-CDMA 시스템의 성능 개선 기법으로서 다단 간섭제거기 (Multistage PIC)와 부분 다단 간섭제거기(Partial Multistage PIC)를 채용할 때 칩 동기 에러와 위상 에러가 위상 에러가 다중 접속간섭(MAI : Multiple Access Interference) 제거능력에 미치는 영향의 정도를 이론적으로 분석하고 이를 검증하기 위한 컴퓨터 시뮬레이션을 수행하였다. 성능 분석 결과로부터 동기가 완전한 경우에는 다단 간섭제거기와 부분 다단 간섭제거기 모두 큰 폭의 성능 개선을 이룰 수 있었는데 단(stage) 수를 증가시킬수록 다단 간섭제거기와 부분 다단간섭제거기의 성능 개선은 비슷하였다. 또한, 칩 동기 에러와 위상 에러기를 고려 할 경우, 1단(no cancellation)에서의 성능 열화가 각 단의 상관기 출력(decision statistic)에 영향을 줌으로써 다단 간섭제거기와 부분 다단 간섭제거기의 성능 개선을 감소시켰다. 그렇지만, 불완전 동기에도 불구하고 단(stage) 수를 증가시키면 두 간섭제거기 모두 강한 간섭제기능력을 보였다. 실제 시스템에서는 완벽한 칩 동기와 위상 동기 획득이 불가능하기 때문에 칩 동기 에러와 위상 에러에 대해서도 큰 폭의 성능 개선을 이룰 수 있고 구현상의 복잡도도 줄일 수 있는 간섭제거기가 필요하게 된다. 따라서 기존의 다단 간섭제거기와 거의 동일한 성능 개선을 달성하면서 구조가 간단하고 계산량이 적은 부분 다단 간섭제거기의 활용도가 높아질 것이 예상된다.

Abstract AI-Helper 아이콘AI-Helper

In this paper, a multistage parallel interference canceller (MPIC) and a partial multistage parallel interference canceller (PMPIC) are employed as a technique for improving the performance of the asynchronous DS-CDMA systems. The degree of the effect of the timing errors and phase errors on the int...

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