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시간 제약 조건 하에서 저전력을 고려한 CLB구조의 CPLD 기술 매핑 알고리즘
CLB-Based CPLD Technology Mapping Algorithm for Power Minimization under Time Constraint 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.39 no.8 = no.302, 2002년, pp.84 - 91  

김재진 (극동정보대학 전산정보처리과) ,  김희석 (청주대학교 정보통신공학부)

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, we proposed a CLB-based CPLD technology mapping algorithm for power minimization under time constraint in combinational circuit. The main idea of our algorithm is to exploit the "cut enumeration and feasible cluster" technique to generate possible mapping solutions for the sub-circuit...

참고문헌 (14)

  1. The MACH 4 Family Data Sheet, Advanced Micro Devices, 1996 

  2. S. Devadas, S. malik, 'A Survey of Optimization Techniques Targeting Low Power VLSI Circuits', in Proc. 32nd DAC, pp. 242-247, June 1995 

    crossref

  3. A. Chandrakasan, T. Sheng, and R. Brodersen, 'Low Power CMOS Digital Design', Journal of Solid State Circuits, vol. 27, no. 4, pp. 473-484, April 1992 

    상세보기 crossref

  4. S. Chakravarty, 'On complexity of using BDDs for the synthesis and analysis of boolean circuits', in Proc. 27th Annual Allerton Conf. On Communication Control and computing., pp. 730-739.1989 

  5. S. ErColani et al., 'Testability measures in pseudorandom testing', IEEE Trans. Conputer-Aided Design., vol. 11, pp. 794-800, 1992, June 

    상세보기 crossref

  6. J. Cong and Y. Ding, 'FlowMap : An 'Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs', IEEE Transactions on Computer Aided Design of Integrated Circuit and Systems, Vol. 13, No. 1, January 1994, pp. 1-11 

    상세보기 crossref

  7. R.J. Francis, J. Rose and Z. Vranestic, 'Chortle-crf : Fast Technology Mapping for Lookup Table-Based FPGAs', 28th ACM/IEEE Design Automation Conference, June 1991, pp. 227-233 

    crossref

  8. Zhi-Hong Wang, En-Cheng Liu, Jianbang Lai, Ting-Chi Wang, 'Power Minimization in LUT-Based FPGA Technology Mapping', ASP-DAC, pp. 635-640, January 2001 

    crossref

  9. A. H. Farrahi and M. Sarrafzadeh, 'FPGA Technology Mapping for Power Minimization', Proc. Int. Workshop on field Programmable Logic and Applications, pp. 66-77, 1994 

  10. C. -C. Wang and C. -P. Kwan, 'Low Power Technology

    crossref

  11. R.J.Francis, J. Rose and Z. Vranestic, 'Technology Mapping of Lookup Table-Based FPGAs for Performance', 1991 IEEE Conference on Computer Aided Design, pp. 568-571 

    crossref

  12. E. M. Sentovice et al., 'SIS : A system for sequential Circuit Synthesis', Technocal Report UCM/ERL M92/41, Electronics Research Laboratory, Departmant of Electrical Engineering and Computer Science, University of California, Berkeley, 1992 

  13. Jason Helge Anderson, Stephen Dean Brown, 'Technology Mapping for Large Complex PLDs', Design Automation Conference, 1998, pp. 698-703 

    crossref

  14. Jae-Jin Kim, Hi-Seok Kim, Chi-Ho Lin, 'A New Technology Mapping for CPLD under the time constraint' ASP-DAC, pp. 235-238, January 2001 

    crossref

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