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전류 모드 다치 논리 CMOS 회로를 이용한 전가산기 설계
Design of a Full-Adder Using Current-Mode Multiple-Valued Logic CMOS Circuits 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.39 no.1 = no.295, 2002년, pp.76 - 82  

이용섭 ((주)하이닉스 반도체) ,  곽철호 (강원대학교 전자공학과) ,  김정범 (강원대학교 전자공학과)

초록
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본 논문에서는 전류 모드 다치 논리 CMOS 회로를 이용하여 4치-2치 논리 복호기, 4치 논리 전류 버퍼 4치 논리 전가산기를 제안하였다. 제안한 전가산기는 15개의 트랜지스터를 사용하여 기존의 2치 논리 CMOS 형태의 전가산기와 Current의 전가산기에 비하여 소자수가 각각 60.5%와 48.3% 감소되었으며, 이로 인해 면적 및 내부 노드수가 감소되었다. 본 논문의 회로들은 HSPICE를 사용하여 시뮬레이션 하였고 그 결과를 통하여 각각의 회로들이 정확하게 동작함을 확인하였다. 시뮬레이션 결과, 제안한 전가산기는 1.5ns의 전달 지연과 0.45mW의 전력소모 특성을 갖는다. 또한 전가산기는 본 논문에서 설계한 복호기 및 4치 논리 전류 버퍼를 사용하면 기존의 2치 논리에 쉽게 적용할 수 있다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents a quaternary-binary decoder, a quaternary logic current buffer, and a quaternary logic full-adder using current-mode multiple-valued logic CMOS circuits. Proposed full-adder requires only 15 MOSFET, 60.5% and 48.3% decrease of devices are achieved compared with conventional binar...

참고문헌 (6)

  1. K Wayne Current, 'Current-mode CMOS multiple-valued logic circuits,' IEEE J. Solid-State Circuits, Vol.29, No.2, pp.95-107, Feb.1994 

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  2. 성현경, 윤광섭, '전류 모드 CMOS에 의한 다치연산기 구현에 관한 연구', 전자공학회회지, 제36권, 제8호, pp. 35-45, 1999년 8월 

  3. Neil Weste and Kamran Eshraghian, Principles of CMOS VLSI Design, Reading, MA: Addison-Wesley, 1993 

  4. Shoji Kawhito, Mchitaka Kameyama, Tatsuo Higuchi, and Haruyasu Yamada, 'A 32 32-bit Multiplier Using Multiple-Valued MOS Current-Mode Circuits' IEEE J. Solid-State Circuits, Vol.23, No.l, Feb. 1988 

    상세보기 crossref

  5. Jae-Yoon Sim, Yong-Soo Sohn, Seung-Chan Heo, Hong-June Park, and Soo-In cho, 'A lGb/s Bidirectional I/O Buffer Using the Current-Mode Scheme' IEEE J. Solid-State Circuits, Vol.34, No.4, April. 1999 

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  6. R. Jacob Baker, Harry W. Li David E. Boyce, CMOS Circuit Design, Layout, and Simulation, IEEE Press, 1998 

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