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3치 논리 게이트를 이용한 3치 순차 논리 회로 설계
The Design of the Ternary Sequential Logic Circuit Using Ternary Logic Gates 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.40 no.10 = no.316, 2003년, pp.52 - 62  

윤병희 (인하대학교 전자공학과) ,  최영희 (인하대학교 전자공학과) ,  이철우 (인하대학교 전자공학과) ,  김흥수 (인하대학교 전자공학과)

초록
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본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.

Abstract AI-Helper 아이콘AI-Helper

This paper discusses ternary logic gate, ternary D flip-flop, and ternary four-digit parallel input/output register. The ternary logic gates consist of n-channel pass transistors and neuron MOS(νMOS) threshold inverters on voltage mode. They are designed with a transmission function using threshold ...

주제어

참고문헌 (15)

  1. K. C. Smith, The prospects for multi-valed logic: A technology and applications view, IEEE Trans. Comput., vol. C-30, pp. 619-634, Sept. 1981 

  2. T. Shibata, Neuron MOS binary-logic integrated circuits-part I : Design fundamentals and soft-hardware-loguc circuit implementation, IEEE Trans electron device, vol. 40, no. 3, pp. 570-576, Mar. 1993 

  3. S. L. Hurst, Multi-valued logic-Its status and its future, IEEE Trnas. Comput., vol. C-33, pp. 1160-1179, 1984 

  4. H. T. Mouftah and I. B. Jorden, Integrated circuits for ternary logic, IEEE Proc. ISMVL, May 1974, pp. 285-302 

  5. H. T. Mouftah and K. C. Smith, Design and implementation of three-valued logic systems with MOS. integrated circuits, Proc. Inst. Elec. Eng., vol. 127, pt. G, pp. 165-168, Aug. 1980 

  6. A. Hueng and H. T. Mouftah, Depletion/enhancement CMOS for a low power family of three valued logic circuits, IEEE J. Solid-State Circuits, vol. SC-20, pp. 609-616, Apr. 1985 

  7. X. W. Wu and F. P. Prosser, CMOS termary logic circuits, Proc. Inst. Elec. Eng., vol. 137, pt. G, pp. 211-217, Feb. 1990 

  8. Wang Shoujue, The high speed ternary logic gates based on the multiple ${\Beta}$ transistors, Proc. 25th ISMVL, pp. 178-181, May. 1995 

  9. A. H. M. SHOUSHA, Switched-curent CMOS ternay logic circuits' INT. J. ELECTRONICS, vol. 79, No. 5, pp. 617-625, 1995 

  10. Yasunori Nagata., Design of an Asynchronous Digital System with B-temary Logic' Proc. 27th ISMVL, pp. 256-271, May. 1997 

  11. Prosser. F., Wu, X., Chen, X., CMOS ternary flip-flops and their applications, Computers and Digital Techniques, IEE Proc. vol.135, pp. 266-272, Sep. 1988 

  12. Current, K.W., Multiple-valued logic memory circuit, Int. Journal of electronics, pp. 547-555, 1995, 78(3) 

  13. Jing shen, 'Down literal circuit with neuron MOS transistor and its applications, Proc. 2th ISMVL, May 1999 

  14. Jing Shen, Multi valued logic pass gate network using neuron MOS transistors, Proc. 30th ISMVL, May 2000 

  15. Moroi Inaba, Realization of NMAX and NMIN Functions with Multi-Valued voltage Com-parator, Proc. 31th ISMVL, pp. 27-32, May. 2001 

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