$\require{mediawiki-texvc}$
  • 검색어에 아래의 연산자를 사용하시면 더 정확한 검색결과를 얻을 수 있습니다.
  • 검색연산자
검색연산자 기능 검색시 예
() 우선순위가 가장 높은 연산자 예1) (나노 (기계 | machine))
공백 두 개의 검색어(식)을 모두 포함하고 있는 문서 검색 예1) (나노 기계)
예2) 나노 장영실
| 두 개의 검색어(식) 중 하나 이상 포함하고 있는 문서 검색 예1) (줄기세포 | 면역)
예2) 줄기세포 | 장영실
! NOT 이후에 있는 검색어가 포함된 문서는 제외 예1) (황금 !백금)
예2) !image
* 검색어의 *란에 0개 이상의 임의의 문자가 포함된 문서 검색 예) semi*
"" 따옴표 내의 구문과 완전히 일치하는 문서만 검색 예) "Transform and Quantization"
쳇봇 이모티콘
안녕하세요!
ScienceON 챗봇입니다.
궁금한 것은 저에게 물어봐주세요.

논문 상세정보

Abstract

In this paper, we propose an efficient design method for area optimization in a digital filter. The conventional methods to reduce the number of adders in a filter have the problem of a long critical path delay caused by the deep logic depth of the filter due to adder sharing. Furthermore, there is such a disadvantage that they use the transposed direct form (TDF) filter which needs more registers than those of the direct form (DF) filter. In this paper, we present a hybrid structure of a TDF and DF based on the flattened coefficients method so that it can reduce the number of flip-flops and full-adders without additional critical path delay. We also propose a resource sharing method and sharing-pattern searching algorithm to reduce the number of adders without deepening the logic depth. Simulation results show that the proposed structure can save the number of adders and registers by 22 and 26%, respectively, compared to the best one used in the past.

참고문헌 (9)

  1. Designing Multiplier Blocks with Low Logic Depth , Dempster, A.;Demirsoy, S.;Kale, I. , Proc. IEEE Int’l Symp. Circuits and Systems / v.,pp.V-773-V-776, 2002
  2. Subexpression Sharing in Filters Using Canonical Signed Digit Multipliers , Hartley, R. , IEEE Trans. Circuits Syst. II / v.43,pp.677-688, 1996
  3. Design of High-Speed Multiplierless Filters Using a Nonrecursive Signed Common Subexpression Algorithm , Martinez-Peiro, M.;Boemo, E.I.;Wanhammar, L. , IEEE Trans. Circuits Syst. II / v.49,pp.196-203, 2002
  4. FIR Filter Synthesis Algorithms for Minimizing the Delay and the Number of Adders , Kang, H.J.;Park, I.C. , IEEE Trans. Circuits Syst. II / v.48,pp.770-777, 2001
  5. Use of Minimum-Adder Multiplier Blocks in FIR Digital Filters , Dempster, A.;Macleod, M.D. , IEEE Trans. Circuits Syst. II / v.42,pp.569-577, 1995
  6. Primitive Operator Digital Filter , Bull, D.R.;Horrocks, D.H. , Proc. Inst. Ele. Eng. Circuits, Devices and Systems / v.138,pp.401-412, 1991
  7. Optimization of Canonical Signed Digit Multipliers for Filter Design , Hartley, R. , Proc. IEEE Int’l. Symp. Circuits Systems / v.,pp.1992-1995, 1991
  8. Multiple Constant Multiplication: Efficient and Versatile Framework and Algorithms for Exploring Common Subexpression Elimination , Potkonjak, M.(et al.) , IEEE Trans. Computer-Aided Design / v.15,pp.151-165, 1996
  9. FIR Digital Filter Implementation Using Flattened Coefficient , Yoon, S.H.;Chong, J.W. , Proc. IEEE Int’l Symp. Circuits and Systems / v.,pp.III-363-III-366, 2000

이 논문을 인용한 문헌 (0)

  1. 이 논문을 인용한 문헌 없음

원문보기

원문 PDF 다운로드

  • ScienceON :
  • KCI :

원문 URL 링크

원문 PDF 파일 및 링크정보가 존재하지 않을 경우 KISTI DDS 시스템에서 제공하는 원문복사서비스를 사용할 수 있습니다. (원문복사서비스 안내 바로 가기)

상세조회 0건 원문조회 0건

DOI 인용 스타일