본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다.
본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다.
We present a methodology to design energy-efficient data paths using FPGAs. Our methodology integrates domain specific modeling, coarse-grained performance evaluation, design space exploration, and low-level simulation to understand the tradeoffs between energy, latency, and area. The domain specifi...
We present a methodology to design energy-efficient data paths using FPGAs. Our methodology integrates domain specific modeling, coarse-grained performance evaluation, design space exploration, and low-level simulation to understand the tradeoffs between energy, latency, and area. The domain specific modeling technique defines a high-level model by identifying various components and parameters specific to a domain that affect the system-wide energy dissipation. A domain is a family of architectures and corresponding algorithms for a given application kernel. The high-level model also consists of functions for estimating energy, latency, and area that facilitate tradeoff analysis. Design space exploration(DSE) analyzes the design space defined by the domain and selects a set of designs. Low-level simulations are used for accurate performance estimation for the designs selected by the DSE and also for final design selection We illustrate our methodology using a family of architectures and algorithms for matrix multiplication. The designs identified by our methodology demonstrate tradeoffs among energy, latency, and area. We compare our designs with a vendor specified matrix multiplication kernel to demonstrate the effectiveness of our methodology. To illustrate the effectiveness of our methodology, we used average power density(E/AT), energy/(area x latency), as themetric for comparison. For various problem sizes, designs obtained using our methodology are on average $25\%$ superior with respect to the E/AT performance metric, compared with the state-of-the-art designs by Xilinx. We also discuss the implementation of our methodology using the MILAN framework.
We present a methodology to design energy-efficient data paths using FPGAs. Our methodology integrates domain specific modeling, coarse-grained performance evaluation, design space exploration, and low-level simulation to understand the tradeoffs between energy, latency, and area. The domain specific modeling technique defines a high-level model by identifying various components and parameters specific to a domain that affect the system-wide energy dissipation. A domain is a family of architectures and corresponding algorithms for a given application kernel. The high-level model also consists of functions for estimating energy, latency, and area that facilitate tradeoff analysis. Design space exploration(DSE) analyzes the design space defined by the domain and selects a set of designs. Low-level simulations are used for accurate performance estimation for the designs selected by the DSE and also for final design selection We illustrate our methodology using a family of architectures and algorithms for matrix multiplication. The designs identified by our methodology demonstrate tradeoffs among energy, latency, and area. We compare our designs with a vendor specified matrix multiplication kernel to demonstrate the effectiveness of our methodology. To illustrate the effectiveness of our methodology, we used average power density(E/AT), energy/(area x latency), as themetric for comparison. For various problem sizes, designs obtained using our methodology are on average $25\%$ superior with respect to the E/AT performance metric, compared with the state-of-the-art designs by Xilinx. We also discuss the implementation of our methodology using the MILAN framework.
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문제 정의
모델 정의의 상세내용은 [3]에서 찾을 수 있다. 본 논문에 제안한 설계 방법을 구현하기 위하여 어떻게 MILAN 프레 임워크[1]를 설정하였는지 보인다.
또한 곱셈기와 I/O포트 에서 처리시간을 증가시키지 않고 에너지 손실을 줄이는 것 은 어렵다(그러므로 에너지 손실). 본 논문에 제안한 설계는 알고리즘과 아키텍쳐 레벨에서 매트릭스 곱셈에 사용되는 레지스터의 수를 줄이는 방법을 개발하였다.
이미 보인 것처럼, 설겨〕1에서 s = n은 도메인 내에서 에너지 효율 적 설계의 결과이다. 본 논문에 제안한 설계는 어떻게 하이 -레벨 모델에서 얻어진 상세 정보에 기반하여 에너지 효율 성을 더 향상될 수 있는지를 도해한다. (그림 5)는 설계1에 서 s = n과 n = 3, 12에 대하여 에너지 손실의 분배를 보인다.
(그림 3)(a)는 선형 어레이의 구조인더], 두 개의 콤포넌트 즉, PE와 인접하는 PE들을 연결하는 버스들로 구성된다. 본 논문에 제안한 설계는 하이-레벨 모델링의 목적으로 RModule 과 두 개의 인접하는 PE 사이의 버스인 내부연결로 PE를 검증한다. PE는 (그림 3)(b) 정밀도 w 와 메모리 크기 s의 MAC을 가진다.
본 논문은 FPGA상에서 특정 어플리케이션의 에너지 효 율 데이터 경로를 위한 모델 기반 설계 방법을 제안한다. 이 방법은 도메인 특성 흐卜이-레벨 모델링, 설계 공간 조사, 하이-레벨 에너지 예측 그리고 로우-레벨 시뮬레이션을 통 합한다.
설계 방법의 목표는 어플리케이션에 따른 에너지 효율 데 이터 경로 설계이다. 이 목표를 달성하기 위하여 본 논문에 제안한 설계의 방법은 에너지, 처리시간, 면적간의 트레이드 오프를 제공하는 설계-셋을 제안한다.
이 목표를 달성하기 위하여 본 논문에 제안한 설계의 방법은 에너지, 처리시간, 면적간의 트레이드 오프를 제공하는 설계-셋을 제안한다. 설계자는 선택영역과 성능 페트릭을 기반으로 적절한 설계인지 조사하고 검증한 다. 본 논문에 제안한 설계 방법이 (그림 2)에 설명되어 있 다.
본 논문에 제안한 설계는 필수 성능, 용량 그리고 FPGA칩의 한계에 기반하여 적절한 아키텍쳐-알고리즘 패밀리를 검증한다. 적절한 도메인의 검 증으로 요구되는 성능에 가장 적절하고 효율적인 설계와 에 너지, 처리시간 그리고 면적간의 트레이드오프를 달성하기 위한 여러 아키텍쳐 파라미터를 찾아낸다. 이 단계는 설계 자가 진행하는 과정으로써 도메인 검증을 위한 알고리즘과 아키텍쳐 선택에 설계자의 전문성이 필요하다.
가설 설정
본 논문에 제 안한 설계의 접근방법은 도메인 특성 모델링, 도메인의 하 이-레벨 파라미터를 추출한 후, 다양한 알고리즘 레벨 최적 화에 적용하는 top-down 방식이다. 최적화의 기술들은 a) 파라미터들의 적절한 설정을 검증 b) 알고리즘 특성에 기반 한 아키텍 쳐 수정 이 다.
이 메트릭에서는 문제의 크기와는 무관하게 설계가 면적과 시간에 대하여 최적화되었다고 가정하고, 단 위 면적당 손실되는 평균 전력의 면에서 도메인을 결정한다. 이 가정을 기반으로 E/AT의 값이 적을수록 좋다. E/AT 메 트릭에 기반하여 본 논문에 제안한 설계는 Xilir以의 설계보 다 평균 25% 우수하였다.
성능 평가를 위하여 평균 전력 밀도(E/AT) 메트릭 을 정의하였다. 이 메트릭에서는 문제의 크기와는 무관하게 설계가 면적과 시간에 대하여 최적화되었다고 가정하고, 단 위 면적당 손실되는 평균 전력의 면에서 도메인을 결정한다. 이 가정을 기반으로 E/AT의 값이 적을수록 좋다.
제안 방법
본 논문에 제안한 설계의 전력 함수들은 최소값에서 잘 동작하는 함수들임에 따라 트레이드오프 곡선상의 가장 에 너지 효율적 설계를 시각검증 하였다. 3x3 매트릭스 곱셈에 Xilinx 에서 제공되는 설계와 본 논문에 제안한 설계의 성능 을 비교하였는데[18], 모든 설계는 166MHX의 동일 클럭 주 파수에서 수행되었다. 더 큰 크기의 매트릭스 곱셈을 위하 여 3x3 기본 설계를 사용하는 블록 매트릭스 곱셈을 사용하 였다.
PE들의 수는 n부터 *까지 다양 하다. 그러나 본 논문에 제안한 설계의 대상 제품은 제한된 양의 로직과 메모리를 합성하는 FPGA이므로, 두 개의 관련 된 아기텍쳐-알고리즘을 고려한다.
도메인 특성 모델링은 특정 도메인의 흐卜이-레벨 모델을 개발한다. 설계결과의 에너지 손실 분석에 필요한 아키텍처 파라미터를 검증하기 위하여 도메인에 대한 상세한 지식이 요구된다.
본 논문에 제안한 설계는 매트릭스 곱셈을 구현하는 두 개의 도메인을 고려하였다. 또한 매트릭스 곱셈을 구현 하는 설계의 에너지 효율성을 향상시키기 위한 알고리즘 레 벨 최적화 방법을 제안하였다.
력 함수를 획득하기 위한 시뮬레이션을 수행하였다. PE 를 위한 전력함수는:
XiHnx 설계와 에너지 효율을 비교하기 위하여 3x3 크기 에서 설겨)3을 로우-레벨 합성에 선택하였다. 로우-레벨 합 성은 Synopsys FPGA Express 와 Xilinx ISE 4.1i 설계 환경 의 Xilinx XST를 사용하여 수행되었다. Virtex-D XC2V1500의 place-and-route 파일(.
본 논문에 제 안한 설계는과 같이 다른 문제의 크기들에 대해 다 양한 설계들로 수행하였다.
각 콤포넌트와 연관된 전력 함수는 콤포넌트의 전 력 소모상의 다양한 성능의 영향을 반영한다. 본 논문에 제 안한 설계의 접근방법은 도메인 특성 모델링, 도메인의 하 이-레벨 파라미터를 추출한 후, 다양한 알고리즘 레벨 최적 화에 적용하는 top-down 방식이다. 최적화의 기술들은 a) 파라미터들의 적절한 설정을 검증 b) 알고리즘 특성에 기반 한 아키텍 쳐 수정 이 다.
본 논문에 제안된 설계는 (그림 3)과 같이 Processing Elements(PE)의 선형 어레이를 후보 아키텍쳐로 선택한다. 이 아키텍쳐는 다른 아키텍쳐와 비교하여 낮은 I/O 대역폭 을 요구하며, 문제 크기에 따라 확장이 가능하다.
설계자는 완성된 설계의 에너지 효율성을 향상시키기 위하여, 여러 콤포넌트간의 에너지 분 배를 이용하는 시나리오를 도해한다. 본 논문에 제안한 설 계는 이전 예에서 설명된 설계1을 후보 설계로 한다. 이미 보인 것처럼, 설겨〕1에서 s = n은 도메인 내에서 에너지 효율 적 설계의 결과이다.
본 논문에 제안한 설계 방법은 레지스터의 수를 2子 + 6〃 에서 * + 如으로 줄인다[7]. 예를 들어 설계1 (그림 3)(b)의 두 개의 레지스터 (AS.
본 논문에 제안한 설계 방법은 하이-레벨 모델과 트레이 드오프 분석으로 알고리즘을 최적화하며 이 과정은 설계자 의 프로세스로 수행된다. 설계자는 완성된 설계의 에너지 효율성을 향상시키기 위하여, 여러 콤포넌트간의 에너지 분 배를 이용하는 시나리오를 도해한다.
설계 공간 조사 중 도메인 특성 설계 공간은 설계자가 선 택영역 기준에 기반하여 검증한다. 본 논문에 제안한 설계 의 방법은 최소 에너지 손실을 가진 설계와 최소 면적X처리 시간을 가진 설계 중 선택한다. 도메인 특성 모델링 방법은 유효한 설계에만 설계 공간을 허용하므로 설계 공간이 크지 않다.
본 논문에 제안한 설계는 1V/7V16 범위의 문제를 고려 한 것이다. w 를 8로 고정한모델 파라미터들은<표 1>과 같다.
에너지 효율 데이터 경로 설계를 그림으로 설명하 기 위하여 매트릭스 곱셈이 후보 어플리케이션으로 선택되 었다. 본 논문에 제안한 설계는 매트릭스 곱셈을 구현하는 두 개의 도메인을 고려하였다. 또한 매트릭스 곱셈을 구현 하는 설계의 에너지 효율성을 향상시키기 위한 알고리즘 레 벨 최적화 방법을 제안하였다.
설계자는 적절한 모델 번역기 를 불러내어, 후보 설계들을 위한 로우-레벨 시뮬레이터를 설정한다. 본 논문에 제안한 설계는 전력과 처리시간 각각 의 로우-레벨 시뮬레이션 수행을 위하여 MILAN에 XPower 와 ModelSim을 통합하였다.
본 논문에 제안한 설계는 제3장에서 설명된 설계 방법을 구현하기 위하여 어떻게 MILAN을 설정하였는지 설명한다. 첫 단계는 MILAN을 포함하지 않고, 대상 어플리케이션에 적절한 도메인 검증을 알고리즘과 아키텍쳐에서 설계자의 전문성을 요구한다.
과거의 여러 연구가 다양한 아키텍쳐 패밀리를 검증하였 고[5, 10, 15], 각각은 I/O 복잡도, 메모리 요구사항, 면적 등 의 관점에서 다른 특성을 가진다. 본 논문에 제안한 설계는 필수 성능, 용량 그리고 FPGA칩의 한계에 기반하여 적절한 아키텍쳐-알고리즘 패밀리를 검증한다. 적절한 도메인의 검 증으로 요구되는 성능에 가장 적절하고 효율적인 설계와 에 너지, 처리시간 그리고 면적간의 트레이드오프를 달성하기 위한 여러 아키텍쳐 파라미터를 찾아낸다.
본 논문에 제안한 설계의 전력 함수들은 최소값에서 잘 동작하는 함수들임에 따라 트레이드오프 곡선상의 가장 에 너지 효율적 설계를 시각검증 하였다. 3x3 매트릭스 곱셈에 Xilinx 에서 제공되는 설계와 본 논문에 제안한 설계의 성능 을 비교하였는데[18], 모든 설계는 166MHX의 동일 클럭 주 파수에서 수행되었다.
Nemani등은 조합회로의 함수설명과 평균적인 동 작에 기반한 빠른 전력 예측 방법을 제안하였으나[14] 이 방 법은 전력의 최적화에 대한 부분은 없다. 본 논문에서는 이 방법을 전력 예측의 툴로 사용하였다. Garcia등은 파이프라 인 아키텍쳐를 통하여 에너지를 최적화 시키는 방법을 연구 하였는데[6], 면적의 증가가 더 높은 에너지 손실의 필수적 인 결과를 가져오진 않는다는 것을 보였다.
설계 공간 조사(DSE)는 아키텍쳐-알고 리즘 도메인상에서 에너지, 처리시간 그리고 면적의 관점에 서 설계의 질을 평가하는 것이다. 본 논문의 설계에서는 성 능평가에 에너지, 처리시간 그리고 면적에 대한 측정 결과 를 이용한다. 면적 메트릭은 FPGA의 특성에 따르는데, 예 를 들면 Xilinx Virtex에서는 사용된 슬라이스의 수를 가리 킨다.
16x16 매트릭 스 곱셈에 대하여 에너지, 처리시간, 그리고 면적 관점에서 의 성능이 (그림 4)(c)에 보인다. 분석을 위하여 각 범주의 최대값을 고려하여 이 그래프에서 에너지, 처리 시간 그리 고 면적을 표준화하였다. 따라서 성능 요구에 따라서 최적 의 블록 크기가 선택될 수 있다.
이 모델은 다양한 아키텍쳐 파라미터를 포함하고」선택된 아키텍쳐-알고리즘 쌍에 대한 데이터 경로의 빠른 에너지 예측에 사용할 전력 함수를 제공한다. 설계자는 도메인과 하이-레벨 모델에 기반하여 DSE 기술을 검증한다. 이 모델 은 알고리즘에서 최적화를 표현할 수 있을 정도의 추상화된 레벨에서 설계된다.
제안된 설계는 에너지, 처리시간, 그리고 면적간의 트레이드오프를 보인다. 성능 평가를 위하여 평균 전력 밀도(E/AT) 메트릭 을 정의하였다. 이 메트릭에서는 문제의 크기와는 무관하게 설계가 면적과 시간에 대하여 최적화되었다고 가정하고, 단 위 면적당 손실되는 평균 전력의 면에서 도메인을 결정한다.
양 도메인에서, 본 논문에 제안한 설계는 다양한 크기의 매트릭스 곱셈을 위한 에너지, 처리시간 그리고 면적간의 트레이드오프를 보였다. 본 논문에 제안한 설계의 방법에 기반한 설계는 Xilinx에서 제공되는 매트릭스 곱셈 설계와 비교하였을 때, 평균에너지 손실에서 57%, 처리시간에서 14x 향상을 보였다.
FPGA를 위한 하이-레 벨 모델은 실제로 매핑되는 아키텍쳐에 따라 좌우된다. 위의 이슈를 해결하기 위하여 본 논문에 제안한 설계는 아키텍쳐 패밀리를 모델로 도메인 특성 모델링 기술을 이용 하고 어플리케이션을 구현하는 알고리즘에 대응하는 설계 방법을 제안한다. 하이-레벨 모델의 결과는 가상 파라미터 형태로 데이터 경로를 표현할 수 있다(그림 1).
설계 방법의 목표는 어플리케이션에 따른 에너지 효율 데 이터 경로 설계이다. 이 목표를 달성하기 위하여 본 논문에 제안한 설계의 방법은 에너지, 처리시간, 면적간의 트레이드 오프를 제공하는 설계-셋을 제안한다. 설계자는 선택영역과 성능 페트릭을 기반으로 적절한 설계인지 조사하고 검증한 다.
Wolff등은 RTL과 IPdntellectual Property) 콤포넌트간의 전력과 처리시간을 특징화하기 위하여 미리 계산된 테이블을 사용하는 방법을 제안하였다[17]. 이 방법 은 주어진 처리시간의 요건을 맞추기 위한 최저 에너지 손 실을 가지는 콤포넌트로 에너지 효율 설계를 이루었다. 그 런데 이 방법은 주파수, 메모리의 크기등과 같이 다양한 변 화로 향상된 에너지 성능을 이룰 수 있는 부분들은 개발하 지 않았다.
설계방법의 효율성을 보이기 위하여 제안된 방법을 이용 한 설계와 Xilinx 매트릭스 곱셈 커널과 비교한다. 제안된 설계는 에너지, 처리시간, 그리고 면적간의 트레이드오프를 보인다. 성능 평가를 위하여 평균 전력 밀도(E/AT) 메트릭 을 정의하였다.
그러나 본 논문에 제 안한 설계의 방법은 반대로 예측과 최적화를 위하여 top-down 접근 방법을 사용한다. 제안된 설계의 방법은 로 우-레벨 툴을 사용하는 설계를 구현하기 전에 효율적 설계 임을 검증하기 위하여, 아키텍쳐-알고리즘(추상화) 레벨부터 알고리즘적 최적화를 수행한다.
본 논문에 제안한 설계의 에너지 예측 방법을 유효화 하기 위하여 다음의 실험을 수행하였다. 특 정 설계를 위한 총 에너지 손실을 예측하기 위하여 시스템 전체 에너지 함수를 사용하였다. 이 결과를 Xilin侦툴을 이용 하여 본 논문에 제안한 설계의 완전한 VHDL 시뮬레이션 결과를 비교하였다.
대상 데이터
1i 설계 환경 의 Xilinx XST를 사용하여 수행되었다. Virtex-D XC2V1500의 place-and-route 파일(.ncd 파일)과 Mentor ModelSim5.5e가 시뮬레이션과 결과생성에 사용되었다(.vcd 파일). 에너지 손 실을 예측하기 위하여 Xilinx XPower 툴에 이 두 파일이 제공되었다.
XiHnx 설계와 에너지 효율을 비교하기 위하여 3x3 크기 에서 설겨)3을 로우-레벨 합성에 선택하였다. 로우-레벨 합 성은 Synopsys FPGA Express 와 Xilinx ISE 4.
아키텍쳐 패밀리에 기반한 하이-레벨 모델링과 대응하는 알고리즘(도메인)은 시스템 전체 에너지 손실의 정확도가 높은 예측의 결과를 가져왔다. 본 논문에 제안한 설계의 에너지 예측은 로우-레벨 시뮬레이션을 사용 하여 7.4% 이내였다.
데이터처리
더 큰 크기의 매트릭스 곱셈을 위하 여 3x3 기본 설계를 사용하는 블록 매트릭스 곱셈을 사용하 였다. 각 문제의 크기에 대하여 Xilinx 에서 제공되는 설계 와 본 논문에 제안한 방법의 가장 효율적 설계를 비교하였 다.<표 2>는 다양한 문제의 크기에 대하여 이 설계들의 에 너지, 처리시간 그리고 면적 값을 보인다.
설계방법의 효율성을 보이기 위하여 제안된 방법을 이용 한 설계와 Xilinx 매트릭스 곱셈 커널과 비교한다. 제안된 설계는 에너지, 처리시간, 그리고 면적간의 트레이드오프를 보인다.
특 정 설계를 위한 총 에너지 손실을 예측하기 위하여 시스템 전체 에너지 함수를 사용하였다. 이 결과를 Xilin侦툴을 이용 하여 본 논문에 제안한 설계의 완전한 VHDL 시뮬레이션 결과를 비교하였다. 샘플 시뮬레이션에서 전력 손실을 예측 하는 콤포넌트에 들어가는 입력 데이터는 랜덤하게 생성되 었고 스위칭 동작(sa)은 25%임이 발견되었다.
이론/모형
그 결과는의 최적화된 Xilinx 참조 설 계[18]에 대응하여 비교되었다.
이 방법은 bottom-up 접근 방법을 이용하는데, 로우-레벨 측정 방법을 수정하여 전력 측정의 속도를 높인다. 그러나 본 논문에 제 안한 설계의 방법은 반대로 예측과 최적화를 위하여 top-down 접근 방법을 사용한다. 제안된 설계의 방법은 로 우-레벨 툴을 사용하는 설계를 구현하기 전에 효율적 설계 임을 검증하기 위하여, 아키텍쳐-알고리즘(추상화) 레벨부터 알고리즘적 최적화를 수행한다.
본 논문에 제안한 설계의 흐卜이-레벨 예측에 의한 에러는 대개 ±10% 범위임을 보인다. 그러므로 두 개의 후 보 설계가 어떤 성능 메트릭에 대해서도 서로 10%이내에 있을 때, 로우-레벨 시뮬레이션을 이용한다. 또 다른 용도는 하이-레벨 모델에서 제공된 함수를 사용하여 평가된 성능 예측을 검증하는데 사용한다.
DSE단계에서는 설계를 평가하기 위하여 다양 한 함수들을 사용한다. 예측이 합리적이고 정확하다면(제5장 에 보인다), 두 개의 다른 목적으로 로우-레벨 시뮬레이션을 사용한다. 본 논문에 제안한 설계의 흐卜이-레벨 예측에 의한 에러는 대개 ±10% 범위임을 보인다.
큰 매트릭스 곱셈을 위하여 본 논문에 제안한 설계는 잘 알려진 블록 매트릭스 곱셈 기법을 사용한다. 16x16 매트릭 스 곱셈에 대하여 에너지, 처리시간, 그리고 면적 관점에서 의 성능이 (그림 4)(c)에 보인다.
성능/효과
이 가정을 기반으로 E/AT의 값이 적을수록 좋다. E/AT 메 트릭에 기반하여 본 논문에 제안한 설계는 Xilir以의 설계보 다 평균 25% 우수하였다. E/AT는 에너지/(면적X처리시간) 으로 표현된다.
모델 기반 통합 시뮬레이션(MILAN)은 모델 기반의 확장 프레임워크이다. MILAN은 특정 도메인에 적합한 모델링 언어를 제공하도록 설정될 수 있고, 다양한 시뮬레이터들과 툴들을 통합할 수 있으므로, 본 논문에 제안한 설계 방법에 적절하다. 시뮬레이터들과 툴들(이후로 둘 다 툴이라 한다) 은 모델 번역기(MI)라 알려진 소프트웨어 콤포넌트들을 통 하여 MILAN으로 통합된다.
하이-레벨 모델은 또한 문제의 크기에 따라 면적과 처 리시간을 평가하는 함수와 아키텍쳐 파라미터들을 반영한 다. 결과적으로, 전력 함수와 콤포넌트 전력 상태(CPS) 매트 릭스—셋이 시스템 전체적 에너지 함수를 추론해내는데 사용 되며, 콤포넌트 전력 상태(CPS) 매트릭스들은 알고리즘 설 명으로부터 유추된다. 이 매트릭스들은 각 사이클에서 모든 콤포넌트의 전력 상태를 표시한다.
처리시간 향상은 4x에서 30x까지 다양하였다. 또한 평균적으로 본 논문에 제 안한 설계는 평균 전력 밀도(E/AT)면에서 25% 우수하였다. E/AT의 동일하거나 유사한 값은 유사한 설계가 다른 문제 크기에 사용된 것을 가리킨다.
양 도메인에서, 본 논문에 제안한 설계는 다양한 크기의 매트릭스 곱셈을 위한 에너지, 처리시간 그리고 면적간의 트레이드오프를 보였다. 본 논문에 제안한 설계의 방법에 기반한 설계는 Xilinx에서 제공되는 매트릭스 곱셈 설계와 비교하였을 때, 평균에너지 손실에서 57%, 처리시간에서 14x 향상을 보였다. 아키텍쳐 패밀리에 기반한 하이-레벨 모델링과 대응하는 알고리즘(도메인)은 시스템 전체 에너지 손실의 정확도가 높은 예측의 결과를 가져왔다.
예측이 합리적이고 정확하다면(제5장 에 보인다), 두 개의 다른 목적으로 로우-레벨 시뮬레이션을 사용한다. 본 논문에 제안한 설계의 흐卜이-레벨 예측에 의한 에러는 대개 ±10% 범위임을 보인다. 그러므로 두 개의 후 보 설계가 어떤 성능 메트릭에 대해서도 서로 10%이내에 있을 때, 로우-레벨 시뮬레이션을 이용한다.
그 기술은 시간 소모적 이고 에너지 효율성의 향상이 하이-레벨 최적화와 비교하여 훨씬 적다는 점에서 비 효과적이다. 본 연구는 알고리즘 레 벨에서 에너지 손실의 최적화는 RTL이나 게이트 레벨의 최 적화보다 시스템 총 에너지의 손실에 더 높은 영향을 미친 다는 것을 보인다[17]. 에너지 최적화에 대한 영향의 비율은 알고리즘, 레지스터, 그리고 회로 레벨 기술에서 각각 20:25:1 라 보고된 바 있다[16].
그 결과는<표 4>의 최적화된 Xilinx 참조 설 계[18]에 대응하여 비교되었다. 설계3은 Xilinx 설계와 비교 하여 32%, 64% 그리고 35%가 에너지, 처리시간 그리고 평 균 전력 밀도의 면에서 각각 우수하였다. 그런데 면적 면에 서 본 논문에 제안한 설계는 Xilinx 설계의 2.
<표 2>는 다양한 문제의 크기에 대하여 이 설계들의 에 너지, 처리시간 그리고 면적 값을 보인다. 평균적으로 본 논 문에 제안한 설계가 시스템 전체의 에너지 손실을 고려하면 Xilinx 설계보다 57% 나은 성능을 보였다. 처리시간 향상은 4x에서 30x까지 다양하였다.
후속연구
게다가, 서로 다른 성능 메트릭스들과 관련된 함수들 을 사용하므로, 선정 기준에 맞는 설계-셋을 엄격한 방법으 로 평가할 수 있다. 또한 이것은 설계자로 하여금 다양한 성능의 본질과 설계 공간 조사(DSE)를 위한 효율적인 방법 을 구현하기 위한 전력 함수들을 개발할 수 있게 한다. 모델 파라미터들과(하이-레벨 모델로 정의된)범위 그리고 다양한 성능 메트릭스를 평가하는 함수들은 DSE단계에서 입 력되며, 선택영역 기준은 더 추가될 수 있다.
Xilinx의 Virtex-n Pro FPGA를 가진 설계 툴은[18] 알고 리즘과 아키텍쳐 레벨의 설계 공간을 조사하는 하이-레벨 추상화 대신 게이트-레벨 또는 RT레벨의 최적화에 집중한 다. 본 논문에 제안한 설계의 방법은 상호보충적이며 Xilinx 툴을 사용하여 좀더 최적화 될 수 있다.
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