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NTIS 바로가기ETRI journal, v.27 no.1, 2005년, pp.81 - 88
Lee, Kwang-Jin (Department of Electronics Engineering, Korea University) , Kim, Tae-Hyoung (Division of SRAM Design, Samsung Electronics) , Cho, Uk-Rae (Division of SRAM Design, Samsung Electronics) , Byun, Hyun-Geun (Division of SRAM Design, Samsung Electronics) , Kim, Su-Ki (Department of Electronics Engineering, Korea University)
In this paper, interface circuits that are suitable for point-to-point interconnection with an over 1 Gbps data rate per pin are proposed. To achieve a successful data transfer rate of multi-gigabits per-second between two chips with a point-to-point interconnection, the input receiver uses an on-ch...
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Zhao, Cangsang, Bhattacharya, U., Denham, M., Kolonsek, J., Lu, Y., Ng, Yong-Gee, Nintunze, N., Sarkez, K., Varadarajan, H.D.. An 18-Mb, 12.3-GB/s CMOS pipeline-burst cache SRAM with 1.54 Gb/s/pin. IEEE journal of solid-state circuits, vol.34, no.11, 1564-1570.
Djahanshahi, H., Hansen, F., Salama, C.A.T.. Gigabit-per-second, ECL-compatible I/O interface in 0.35-μm CMOS. IEEE journal of solid-state circuits, vol.34, no.8, 1074-1083.
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