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문제 정의
- 본 논문에서는 논리 값만을 비교하는 기존의 전 압 테스팅에 비하여 여러가지 장점을 가지는 전 류 테스팅을 위한 새로운 내장형 전류 감지 회로 를 설겨】, 제작하였다. 결함 전류 입력단 트랜지스 터 4개, 전류형 차동 증폭단 트랜지스터 8개로 이 루어져 있으며 기준 바이어스 회로도 칩 내부에 포함시켰다.
제안 방법
- 6 nsec 이하가 된다면 100 MHz 이상에서도 고장 검출이 가능하게 된다. T. L. Shen에 의해 제안된 전류 감지 회로와의 비교를 위해 결함 전류를 300 /zA 까지 증가시킨 후 측정하고 결함 전류 발생 구간 역시 2 nsec로 동일한 조건을 인가하여 비교하였 다 [15].
- 전류 비교를 위해 Q6~Q9의 전류원을 사용하기 때문에 상시 흐 르는 전류가 존재하는데 이 전류에 의한 전력 소 모는 약 2 mA 정도의 높은 수준이다. 그러므로 시험 대상 회로와 전류 감지 회로 간에 공급 전원을 이원화시켜서 전류 감지 회로의 전력 소모가 시험 대상 회로까지 영향을 미치지 않게 조정하였다. 시험 대상 회로가 정상적인 동작을 하는 동안에는 Test_in 신호와 전류 감지 회로의 공급 전원 VCC 는 모두 0 V를 유지하다가 전류 테스트를 하기 원 할 때는 Test_in신호와 공급 전원 VCC는 모두 VDD와 동일 전압을 인가하였다.
- 외부 테스터에 대한 부담을 줄이기 위하여 기 준 바이어스 회로를 칩 내부에 제작하였는데 퓨즈 방식을 채용하여 해당 퓨즈 cutting에 따라 일정 범위 내에서 출력 값을 조절할 수 있게 하였다. 기 준 바이어스 전압의 조절에 따라 기준 전류의 값을 변화시킬 수 있어 그에 따라 검출하려는 결함 전류의 크기를 가변할 수 있게 하였다.
- 표 3. 기존의 여러 감지 회로와 제안한 전류 감지 회로와의 구성 비교.
- 본 연구에서 제안한 내장형 전류 감지 회로는 0.25 ㎛ CMOS 공정을 사용하여 그림 11과 그림 12와 같이 제작하여 실용성을 검토하고 특성의해 석결과의 검 증을 실시하였다. 그 결과 본 논문에서 제안한 고장 검출 회로를 탑재한 경우 IC 신뢰성 을 개선할 수 있다고 판단된다.
- 제안한 회로의 구조와 기존의 연구에서 알려진 구조와의 비교는 다음의 표 3과 같다. 외부 테스터에 대한 부담을 줄이기 위하여 기 준 바이어스 회로를 칩 내부에 제작하였는데 퓨즈 방식을 채용하여 해당 퓨즈 cutting에 따라 일정 범위 내에서 출력 값을 조절할 수 있게 하였다. 기 준 바이어스 전압의 조절에 따라 기준 전류의 값을 변화시킬 수 있어 그에 따라 검출하려는 결함 전류의 크기를 가변할 수 있게 하였다.
- 전류 감지 회로를 삽입한 전후의 시험 대상 회 로의 동작과 결함이 존재하는 시험 대상 회로의 동작에 대한 시뮬레이션을 진행하여 시험 대상 회 로에 대한 영향을 살펴보았다. 전류 감지 회로가 내장되지 않은 회로와 내장된 회로의 동작에는 고 장이 거의 동일한 특성을 확인하였으며 감지되지 않은 경우에 대해서는 고장이 삽입하였을 때와 확 연히 다른 파형의 동작을 보였다.
- 시험 대상 회로로 4-bit 전가산기 (full-adder)를 사용하였다. 전류 테스팅을 효과적으로 적용할 수 있도록 폴리실리콘 저항을 사용하여 회로의 내부 노드를 합선시키는 방법으로 첫 번째 bit의 전가산 기에 인위적인 고장을 삽입하였다' 삽입한 저항은 그림 4에서 볼 수 있듯이 각각 25 0, 60 0을 병 렬로 연결시키고 각 저항을 스위칭 트랜지스터 (RESO, RES1)로 조절할 수 있게 하였다.
- 그림 1는 본 논문에서 제안한 내장형 전류 감지 회로의 블록도를 나타낸다. 제안한 내장형 전류 감 지 회로는 전류 입력단 트랜지스터 2개, 가변형 기 준 전압 회로 1개, 기준 전류 회로 1개, 전류형 차 동 증폭기 1개와 Pass/Fail출력용 인버터로 구성되어 있다. (CUT : Circuit Under Test) 제안한 내 장형 전류 감지 회로는 정상 동작 모드와 전류 테 스트 모드의 두 가지 동작 모드를 갖는다.
- 제안한 회로는 두 가지 동작 모드를 갖고 있어서 정상 동작 모드 시에는 감지 회로가 차단되어 시험 대상 회로의 성능 저 하를 최소화하였으며 감지 회로 내부에는 전류를 입력으로 하는 차동 증폭단을 사용하여 테스트 모 드에서도 시험 대상 회로의 성능 저하가 발생하지 않게 하였다. 제안한 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 결함 전류와 내부에서 생성되는 조절 가능한 기준전류에 대해 전류형 차 동 증폭기를 이용하여 비교함으로써 시험 대상 회 로의 고장 존재 여부를 감지하여 Pass/fail 신호를 발생시킨다. 결함 전류에 대한 검출 회로를 내장하여 Pass/fail에 대한 전압 값을 출력함으로써 외부 에서 결함 전류를 측정하는 외장형 전류 테스팅에 비해 빠른 검출 능력을 확보하게 되었고 T.
- 또한 수 십 函 단위의 작은 결함 전류 검출도 가능하게 되었다. 제안한 회로는 감지 회로 내부에 항상 전류 전도 통로가 존재하기 때문에 전력 소모가 크다는 단점이 있는데 시험 대상 회로와 감지 회로의 공 급 전원을 여분의 pad를 통해 분리하고 테스터에서 선별적으로 인가하는 방법을 해결책으로 제시 하였다. 본 논문에서 제안한 내장형 전류 감지 회 로는 기존의 반도체 제품에 삽입되어 논리 테스팅 에서 검출하지 못하는 많은 미세한 합선 고장에 대한 빠른 검출을 가능하게 하여 반도체 제품의 품질 및 향후 신뢰성 향상에 많은 도움을 줄 수 있을 것이다.
대상 데이터
- 본 논문에서는 논리 값만을 비교하는 기존의 전 압 테스팅에 비하여 여러가지 장점을 가지는 전 류 테스팅을 위한 새로운 내장형 전류 감지 회로 를 설겨】, 제작하였다. 결함 전류 입력단 트랜지스 터 4개, 전류형 차동 증폭단 트랜지스터 8개로 이 루어져 있으며 기준 바이어스 회로도 칩 내부에 포함시켰다. 설계한 회로에 대한 배치 설계 결과 칩의 전체 면적에서 차지하는 면적 소모는 약 3.
- 시험 대상 회로는 고장 유발 위치가 내부 Node 와 접지 단자 간이므로 외부 입력 신호 A, B, C 의 조합에 따라 흐르게 되는 결함 전류가 달라지며, RESO와 RES1의 트랜지스터 입력 신호에 따라 합선 저항의 크기가 달라지므로 이에 따라 결함 전류가 변화된다.
- 시험 대상 회로로 4-bit 전가산기 (full-adder)를 사용하였다. 전류 테스팅을 효과적으로 적용할 수 있도록 폴리실리콘 저항을 사용하여 회로의 내부 노드를 합선시키는 방법으로 첫 번째 bit의 전가산 기에 인위적인 고장을 삽입하였다' 삽입한 저항은 그림 4에서 볼 수 있듯이 각각 25 0, 60 0을 병 렬로 연결시키고 각 저항을 스위칭 트랜지스터 (RESO, RES1)로 조절할 수 있게 하였다.
- 제안한 내장형 전류 감지 회로내의 전류형 차동 증폭기를 이용한 비교기는 그림 3에서 보여주는 것과 같이 4개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터를 사용하였다. 접지 단자 쪽의 Q2/Q3, Q4/Q5 NMOS는 각 게이트가 드레인에 연 결되어 전류 미러 형태를 이루고 있다.
성능/효과
- 제안한 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 결함 전류와 내부에서 생성되는 조절 가능한 기준전류에 대해 전류형 차 동 증폭기를 이용하여 비교함으로써 시험 대상 회 로의 고장 존재 여부를 감지하여 Pass/fail 신호를 발생시킨다. 결함 전류에 대한 검출 회로를 내장하여 Pass/fail에 대한 전압 값을 출력함으로써 외부 에서 결함 전류를 측정하는 외장형 전류 테스팅에 비해 빠른 검출 능력을 확보하게 되었고 T. L. Shen의 연구에서 측정된 2 nsec 보다 빠른 1.26 nsec 이하의 검출 속도를 가지게 되었다. 또한 수 십 函 단위의 작은 결함 전류 검출도 가능하게 되었다.
- 25 ㎛ CMOS 공정을 사용하여 그림 11과 그림 12와 같이 제작하여 실용성을 검토하고 특성의해 석결과의 검 증을 실시하였다. 그 결과 본 논문에서 제안한 고장 검출 회로를 탑재한 경우 IC 신뢰성 을 개선할 수 있다고 판단된다.
- 전류 감지 회로를 삽입한 전후의 시험 대상 회 로의 동작과 결함이 존재하는 시험 대상 회로의 동작에 대한 시뮬레이션을 진행하여 시험 대상 회 로에 대한 영향을 살펴보았다. 전류 감지 회로가 내장되지 않은 회로와 내장된 회로의 동작에는 고 장이 거의 동일한 특성을 확인하였으며 감지되지 않은 경우에 대해서는 고장이 삽입하였을 때와 확 연히 다른 파형의 동작을 보였다.
- 결함 전류가 100 /zA 이상이 되면 검출시간이 2 nsec 이하로 급격히 줄어드는 걸 알 수 있다. 제안한 내장형 전류 감지 회로를 기존의 연구 중 가장 빠른 동작 특성을 가지고 있는 T.L. Shen에 의해 제안된 회로와 비교하였을 때 시험 대상 회로의 성능 저하 문제가 발생하지 않으면서도 동일 조건에서 더욱 빠른 검출 시간을 가 짐을 알 수 있다. 제안한 회로의 구조와 기존의 연구에서 알려진 구조와의 비교는 다음의 표 3과 같다.
- 8 %로 매우 작아서 대부분의 칩에 적용하기에 면적 소모에 대한 부담이 없다. 제안한 회로는 두 가지 동작 모드를 갖고 있어서 정상 동작 모드 시에는 감지 회로가 차단되어 시험 대상 회로의 성능 저 하를 최소화하였으며 감지 회로 내부에는 전류를 입력으로 하는 차동 증폭단을 사용하여 테스트 모 드에서도 시험 대상 회로의 성능 저하가 발생하지 않게 하였다. 제안한 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 결함 전류와 내부에서 생성되는 조절 가능한 기준전류에 대해 전류형 차 동 증폭기를 이용하여 비교함으로써 시험 대상 회 로의 고장 존재 여부를 감지하여 Pass/fail 신호를 발생시킨다.
후속연구
- 제안한 회로는 감지 회로 내부에 항상 전류 전도 통로가 존재하기 때문에 전력 소모가 크다는 단점이 있는데 시험 대상 회로와 감지 회로의 공 급 전원을 여분의 pad를 통해 분리하고 테스터에서 선별적으로 인가하는 방법을 해결책으로 제시 하였다. 본 논문에서 제안한 내장형 전류 감지 회 로는 기존의 반도체 제품에 삽입되어 논리 테스팅 에서 검출하지 못하는 많은 미세한 합선 고장에 대한 빠른 검출을 가능하게 하여 반도체 제품의 품질 및 향후 신뢰성 향상에 많은 도움을 줄 수 있을 것이다.
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