[논문]AMBA 기반 SoC 테스트를 위한 접근 메커니즘 설계

민필재; 송재훈; 이현빈; 박성주

AMBA 기반 SoC 테스트를 위한 접근 메커니즘 설계
Design of Test Access Mechanism for AMBA based SoC 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.43 no.10 = no.352, 2006년, pp.74 - 79

민필재 (한양대학교 컴퓨터공학과) , 송재훈 (한양대학교 컴퓨터공학과) , 이현빈 (한양대학교 컴퓨터공학과) , 박성주 (한양대학교 전자컴퓨터공학부)

초록
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Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

Abstract ▼ AI-Helper

Test Interface Controller (TIC) provided by ARM Ltd. is widely used for functional testing of System-on-Chip (SoC) adopting Advanced Microcontroller Bus Architecture (AMBA) bus system. Accordingly, this architecture has a deficiency of not being able to concurrently shifting in and out the structural scan test patterns through the TIC and AMBA bus. This paper introduces a new AMBA based Test Access Mechanism (ATAM) for speedy testing of SoCs embedding ARM cores. While preserving the compatability with the ARM TIC, since scan in and out operations can be performed simultaneously, test application time through the expensive Automatic Test Equipment (ATE) can be drastically reduced.

주제어

AI 본문요약
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문제 정의

본 논문에서 제안하는 ATAM을 구현하는데 있어서, SoC 설계자로서, 이전에 설계 되어있는 IP 코어, 테스트인터페이스 모듈 (TIC and EBI), AMBA components의 내부를 아무런 수정을 가하지 않고 있는 그대로 사용하면서, 기존 연구의 문제점을 보완하고 개선하는데 목표를 두었다.
본 논문에서느 TIC와 EBI 그리고 Test Ha mess를 활용하여 AMBA기반 SoC 테스트시에, 적은 오버헤드로 테스트 시간을 단축시킬 수 있는 AMBA 기반 Test Access Mechanism (ATAM)을 제시한다. 본론에서는 AMBA lest Interface와 기존 방식을 소개하고, 본 논문에서 제안하는 ATAM의 구조를 자세히 설명한다.
본 논문에서는 AMBA 기반 SoC 테스트를 위한 새로운 TAM 구조인 ATAM을 제안하였다. 스캔 입력과 스캔 출력을 동시에 수행 할 수 있도록 테스트 주입경로와 테스트 관측 경로를 별도로 구현하고 Scan Test Wrapper를 설계 하였다.
본 논문에서는, 현재 널리 사용되고 있는 Advanced Microcontroller Bus Architecture (AMBA) 기반의 So£를위한 테스트 메커니즘에 대해서 논한다. AMBA는 IP 코어의 재사용을 강화하기 위해 ARM사에서 개발한 on-산]ip-bus이며, AMBA를 통한 IP core의 기능적 테스트를 위해서는 Test Interface Controller (TIC), External Bus Interface (EBI), Test 压mess가 사용된다(2).
본론에서는 AMBA lest Interface와 기존 방식을 소개하고, 본 논문에서 제안하는 ATAM의 구조를 자세히 설명한다. 이어서 실험 결과를 제시하고, 마지막으로 결론을 맺는다.
논문 [4]에서는 32개 이상의 스캔 체인도 지원 가능하도록 Scan Test Harness를 구상하였다. 스캔 체인의 개수가 32개를 넘으면, 테스트 패턴 재 정렬을 위한 버퍼를 두어야 하고, 한 번의 쉬프트마다 여러 번의 Write transaction0] 필요하므로 스캔 입력을 수행하는 데에만 굉장히 많은 시간을 필요로 한다回 따라서 이러한 경우에는, 32개 , 이상의 스캔 체인을 지원할 수 있는, 테스트 버스 다중화 방식, 데이지 체인 방식, TestRail등과 같은 별도의 스캔 테스트 버스를 사용하거나'禍, 스캔 입력 데이터를 여러 개의 스캔 체인에 broadcast하는 Illinois scan 방식을 사용하는 것이 테스트 시간관점에서 더 좋다回 본 논문은 스캔 체인의 개수가 최대 32개인 AMBA 기반의 SoC 테스트에서 스캔 입력과 출력을 동시에 수행하여 테스트 시간을 대폭 절감 할 수 있는 기술을 개발하고자 한다.

제안 방법

스캔 입력과 스캔 출력을 동시에 수행 할 수 있도록 테스트 주입경로와 테스트 관측 경로를 별도로 구현하고 Scan Test Wrapper를 설계 하였다. AHB와 APB간 어드레스와 데이터 버스를 bypass 하게 함으로써 APB 코어 테스트시 AHB-to-APB 브릿지에 의한 전송지연 문제를 방지했다. ATAM을 사용함으로써 AMBA 기반 SoC의 신뢰성을 높일 수 있고, 테스트 비용을 대폭 절감할 수 있을 것이다.
PI/PO는 크게 chip level R/PO와 core level Pl/PO로 구분 할 수 있으며, core level PI/PO는 AMBA Pl/PO (data bus, address bus and control signals)와 non-AMBA I/O로 구분 할 수 있다. Chip level PI/PO는 ATE를 통해 직접 인가 및 관측하고, core level PI/PO는 STW에서 access 가 가능하도록 하였다. 대부분의 AMBA 기반 코어의 core level PI와 PO의 폭은 각각 32비트 이상이다却 core level PI는 동시에 인가되고, 일정 기간 유지되어야 하므로 임시 레지스터가 필요하고, core level PO는 코어의 출력에 래치되어 있어 32비트 단위로 어드레싱 하여 읽을 수 있으므로 별도의 레지스터가 필요 없다团 Address Decoder는 TIC로부터 받은 어드레스를 디코딩하여, STW내의 각 레지스터 선택 및 테스트 경로를 설정하고, ScanEnable 신호 및 Test Clock Generator에 Capture 클럭 생성 시점을 알려주는 CapClkGen 신호를 생성한다.
AMBA system을 이용하였다. Synopsys DFT Compiler를 이용하여, PLL을 제외한 7개의 코어에 각각 32개의 Scan Chain을 삽입하고, Synopsys Tetra MAX를 이용하여 테스트 패턴을 생성 하였다. Synopsys Design Compiler를 이용해 합성하고, ModelSim을 이용하여 타이밍 시뮬레이션을 하였으며, 그 결과를 바탕으로 논문 [4] 와면적 및 테스트 시간을 비교 분석하였다.
TAM 구조인 ATAM을 제안하였다. 스캔 입력과 스캔 출력을 동시에 수행 할 수 있도록 테스트 주입경로와 테스트 관측 경로를 별도로 구현하고 Scan Test Wrapper를 설계 하였다. AHB와 APB간 어드레스와 데이터 버스를 bypass 하게 함으로써 APB 코어 테스트시 AHB-to-APB 브릿지에 의한 전송지연 문제를 방지했다.
(STW)로 구성된다. 테스트 경로 분리 용이성을 위해서, [10] 에서 제시한 TIC module (그림 3의 TIC)을 사용하고, 테스트 경로 설정 (Functional 테스트 및 Normal 동작과의 구분) 및 테스트 제어를 위해 AMBA의 어드레스 버스와 더불어 ScanTestMode 핀을 추가하여 사용한다.

대상 데이터

ATAM의 구성은 크게 TIC, EBI and Scan Test Wrapper (STW)로 구성된다. 테스트 경로 분리 용이성을 위해서, [10] 에서 제시한 TIC module (그림 3의 TIC)을 사용하고, 테스트 경로 설정 (Functional 테스트 및 Normal 동작과의 구분) 및 테스트 제어를 위해 AMBA의 어드레스 버스와 더불어 ScanTestMode 핀을 추가하여 사용한다.

데이터처리

Synopsys DFT Compiler를 이용하여, PLL을 제외한 7개의 코어에 각각 32개의 Scan Chain을 삽입하고, Synopsys Tetra MAX를 이용하여 테스트 패턴을 생성 하였다. Synopsys Design Compiler를 이용해 합성하고, ModelSim을 이용하여 타이밍 시뮬레이션을 하였으며, 그 결과를 바탕으로 논문 [4] 와면적 및 테스트 시간을 비교 분석하였다.

이론/모형

ATAM의 면적 및 성능을 비교 평가하기 위하여 그림 6과 같은 AMBA system을 이용하였다. Synopsys DFT Compiler를 이용하여, PLL을 제외한 7개의 코어에 각각 32개의 Scan Chain을 삽입하고, Synopsys Tetra MAX를 이용하여 테스트 패턴을 생성 하였다.

성능/효과

결과이다. AHB 코어들에 대해서는 평균 35.06%, APB 코어들에 대해서는 평균 64.96% 테스트 시간이 감소되었고, 총 테스트 시간은 약 44.07% 감소 하였다. ATAMe 스캔 입력과 스캔 출력을 병렬로 수행하고, AHB-to-APB 브릿지를 통하지 않고 APB 코어에 직접 연결되도록 테스트 경로를 설정하기 때문에 테스트 시간에 있어서 최적화 된 구조를 가지고 있기 때문이다.
그 결과, TIC는 테스트 입력 경로로, EBI는 테스트 출력 경로만으로 사용할 수 있으며, 스캔 입력 수행 시 스캔 출력이 자동적으로 수행되므로 스캔 출력을 위한 Read transaction 없이 스캔 입력과 스캔 출력의 병행처리가 가능하다.

후속연구

AHB와 APB간 어드레스와 데이터 버스를 bypass 하게 함으로써 APB 코어 테스트시 AHB-to-APB 브릿지에 의한 전송지연 문제를 방지했다. ATAM을 사용함으로써 AMBA 기반 SoC의 신뢰성을 높일 수 있고, 테스트 비용을 대폭 절감할 수 있을 것이다.

참고문헌 (14)

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Advanced RISC Machines, 'ARM PrimeCell External Bus Interface (PL220),' ARM DDI 0249B, Dec. 2002
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J. Gaisler and E. Catovic, 'Gaisler Research IP Core's Manual,' version 1.0.1, Jun. 2005

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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