초록

본 논문에서는 128-bit 블록암호인 SEED 알고리즘을 하드웨어로 구현하는데 있어서 면적을 줄이고 연산속도를 증가시키는 회로구조에 대하여 논하였고 설계결과를 기술하였다. 연산속도를 증가시키기 위해 Pipelined systolic array 구조를 사용하였으며, 입출력 회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다. 이 회로는 10 MHz 클럭을 사용하여 최대 320 Mbps의 암호화 속도를 달성할 수 있다. 회로설계의 목표를 고속 암호화와 회로구조의 단순화에 두었다.

Abstract

This paper describes the architecture for reducing its size and increasing the computation rate in implementing the SEED algorithm of a 128-bit block cipher, and the result of the circuit design. In order to increase the computation rate, it is used the architecture of the pipelined systolic array. This architecture is a simple thing without involving any buffer at the input and output part. By this circuit, it can be recorded 320 Mbps encryption rate at 10 MHz clock. We designed the circuits with goals of the high-speed computations and the simplified structures.

주제어

#블록암호   #암호 알고리즘   #회로설계  

저자의 다른 논문

참고문헌 (5)

1. Jenes-Peter Kaps, High Speed FPGA Architecture for the Data Encryption Standard, Master Thesis, May 1998 
2. H. Feistel, 'Block Cipher Cryptographic System,' U.S. Patent, #3,798,359,19, Mar. 1974 
3. 전신우, 정용진, '128비트 SEED 암호 알고리즘의 고 속처리를 위한 하드웨어 구현,' 한국통신정보보호학회 논문지, Vol. 11 , No. 1, pp. 13-23, Feb. 2001 
4. 송홍복, 조경연, 'SEED 형식 암호에서 S 박스와 G 함 수 구성에 관한 연구.' 한국통신학회 논문지, Vol. 27, No. 4A, Apr. 2002  원문보기 상세보기
5. 한국정보보호센터, 128 비트 블록 암호알고리즘 (SEED) 개발 및 분석 보고서, Dec. 1998 

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