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문제 정의
- 따라서 SEED 알고리즘은 DES 알고리즘에 비해 안전성은 증가하였으나, 하드웨어의 복잡성으로 인해 회로면적 이 증가하고 암호화 속도가 떨어지는 단점이 있다.【2] 본 논문에서는 이와 같은 회로면적의 증가와 속도 저하 문제를 해결하기 위한 회로 구조 를 제안한다. SEED 암호의 연산 과정은 동일한 연산을 16-round 반복하여 수행하기 때문에 직렬 또는 병렬방식으로 설계할 수 있다.
- 그러나 대부분 응용 분야에서 회로 크기가 작으면서도 연산 속도가 높은 하드웨어를 요구하고 있다. 따라서 본 논문에서는 이를 효과적으로 수용할 수 있는 2가지 복합방식 의 회 로 구조를 논하고 상대적 으로 우수한 회 로구조를 선정하여 설계하고자 한다. 또한 연산 속도와 회로의 크기 등에서 유리한 Pipelined systolic array 방식을 이용하여 설계 한다.
- 따라서 순수 병렬방식 에 비해 면적을 1/4 축소하면서 속도는 직렬방식의 4배에 이르는 2 가지 복합방식을 소개하고 회로 및 동작 메커 니즘을 비교 한다. 또한 Pipelined systolic array 구조를 사용하여 선택 된 복합방식의 회로구현 방법에 대하여 논한다.[3][4][5]
- 응용분야에 따라 크기가 최소화 되는 것을 필요로 하는 시스템이 있고, 암호화 속도가 최대화되는 것을 필요로 하는 시스템이 있다. 본 논문에서 는 이 암호 알고리즘을 하드웨어로 구현하는 데 있어서 면적을 줄이고 연산 속도를 증가시키는 회로 구조에 대하여 논하였고 설계 결과를 기술하였다. 이 회로 구조는 연산 속 도를 증가시키 기 위해 Pipelined systolic array 구조를 사용하였으며, 입출력회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다.
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