There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic...
There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6 T Full CMOS SRAM is $70{\sim}90\;F^2$, which is too large compared to $8{\sim}9\;F^2$ of DRAM cell. With 80 nm design rule using 193 nm ArF lithography, the maximum density is 72 Mbits at the most. Therefore, pseudo SRAM or 1 T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64 M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6 T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed S3 cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^3$ SRAM cell technology with 100 nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.
There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6 T Full CMOS SRAM is $70{\sim}90\;F^2$, which is too large compared to $8{\sim}9\;F^2$ of DRAM cell. With 80 nm design rule using 193 nm ArF lithography, the maximum density is 72 Mbits at the most. Therefore, pseudo SRAM or 1 T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64 M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6 T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed S3 cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^3$ SRAM cell technology with 100 nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.
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문제 정의
본 논문에서는 6 T Full CMOS SRAM의 셀 크기 한계와 TFT 부하 SRAM 셀의 저전압 동작에 있어서의 취약한 특성을 극복하기 위하여 S3 SRAM 셀과 SSTFT를 제안하였다. 제안된 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하였기 때문에 셀 크기를 약 70 % 정도 감소시킬 수 있었으며 부하pMOS와 패스 nMOS가 단결정실리콘 채널을 사용하는 트랜지스터이기 때문에 평면 트랜지스터와 같은 전압-전류 특성을 얻을 수 있었으며, 이로 인하여 저전압 동작 및 고집적 SRAM을 구현할 수 있었다.
본 논문에서는 6 T Full CMOS SRAM의 셀 크기 한계와 TFT 부하 SRAM의 저전압 동작의 취약한 특성을, 극복하기 위하여 S3(Stacked Single Crystal Silicon) SRAM 셀을 제안하였다. 제안한 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하기 때문에 셀 크기를 획기적으로 감소시킬 수.
16 um2 이고, 현재 상용화된 193 nm 파장의 포토리소그래피 공정을 적용하여 256 Mbit 저전력 SRAM을 제작할 수 있었다. 이러한 성과는 Pseudo SRAM 또는 모바일 DRAM 이 주류를 이루고 있는 고집적 모바일 메모리 시장에서 S’ SRAM 셀의 경쟁력을 확보하는 데에가능성을 열어주었다. 본 논문에서 제안한 S3 SRAM 셀은 SRAM의 고집적 제품에 있어서 새로운 시작을 의미하고, 2005년 이후에 256 Mbit 이상의 고집적 저전력 및 고속 SRAM 제작에 크게 기여할 것으로 판단된다.
제안 방법
기초적인 신뢰성 특성을 확인하기 위하 여 제작한 부하 p-MOS 트랜지스터를 가지고 "on" 상태에서 NBTI 특성을 측정하였다. 85 °C에서, 15분간, 게이트에 -4.
P형 기판 위에 단일 우물구조를 채택하였으며소자간의 분리를 위하여 STKShallow trench isolation) 공정을 적용하여 공정을 단순화 시켰고평탄화는 CMP 공정을 적용하였다. 게이트 산화막두께는 35 A을 적용하여 트랜지스터의 특성을 최적화 시켰으며, 게이트의 구조는 N+/P+ 듀얼 폴리게이트 구조를 사용하여 트랜지스터의 채널을 표면 채널 구조로 형성하여 전류-전압특성을 최적화 시켰다.
CMP 공정을 적용하였다. 게이트 산화막두께는 35 A을 적용하여 트랜지스터의 특성을 최적화 시켰으며, 게이트의 구조는 N+/P+ 듀얼 폴리게이트 구조를 사용하여 트랜지스터의 채널을 표면 채널 구조로 형성하여 전류-전압특성을 최적화 시켰다.
게이트폴리 형성 후에 셀과 페리의 트랜지스터에 LDD 이 온 주입 과 소오스와 드레인 영역 간의 Short Charm이 Effect 개선을 위해 포켓 이온주입을 진행하였으며, 실리콘질화막을 적층한 후 게이트 폴리측벽에 스페이서를 형성하고, 측벽 스페이서를 마스크로 이용하여 pMOS 트랜지스터의 게이트 및 소오스와 드레인에 고농도 이온 주입을 진행하였다. 부하 트랜지스터와 패스 트랜지스터 사이의 기적 분리를 위하여 고밀도 플라즈마 화학적기상증착 산화 막을 층 간 절연막으로 증착하였으며 후속 평탄화를 위해 CMP를 진행하였다.
게이트폴리 형성 후에 셀과 페리의 트랜지스터에 LDD(Lightly Doped Drain) 이온 주입과 소오스와 드레인 영역 간의 Short Channel Effect 개선을 위해 포켓 이온 주입을 진행하였으며, 실리콘 나이트 라이드 막을 적층한 후, 게이트폴리 측벽에 스페이서를 형성하고, 측벽 스페이서를 마스크로 이용하여 소오스와 드레인에 고농도 이온 주입을 진행하였으며, 동시에 n-MOS와 p-MOS 트랜지스터의 듀얼 게이트 구조를 구현하였다. 그림 3.
부하 p-MOS 트랜지스터의 제작을 위해서 채널로 사용되는 비정질 실리콘을 저압화학적 기상증착을 이용하여 증착하였다. 증착된 비정질 실리콘을 벌크실리콘과 동일한 단결정 실리콘으로 전환시키기 위한 공정으로 고상 결정화를 진행하였다.
부하 트랜지스터와 패스 트랜지스터 사이의 기적 분리를 위하여 고밀도 플라즈마 화학적기상증착 산화 막을 층 간 절연막으로 증착하였으며 후속 평탄화를 위해 CMP를 진행하였다. 그림 3.
이용하여 증착하였다. 증착된 비정질 실리콘을 벌크실리콘과 동일한 단결정 실리콘으로 전환시키기 위한 공정으로 고상 결정화를 진행하였다. 그림 3.
트랜지스터 간의 분리를 위해 193 nm 파장의 ArF 리소그래피를 사용하여 감광막 및 실리콘 나이트 라이드(&3NH4) 마스크 구조를 형성한 후 RIE (Reactive Ion Etching) 공정으로 실리콘 기판을식각하여 트렌치를 형성한 후 PECVD, 산화 막으로 채웠으며, CMP로 평탄화를 진행하여 트랜지스터가 형성되는 활성영역과 트랜지스터들의 분리영역을 형성하였다. 그림 3.
폴리실리콘을 증착한 후 193 nm 파장의 ArF 리소그래피 및 RIE 식각공정을 적용하여 게이트 폴리를 형성하였다. 그림 3.
대상 데이터
본 논문에서 제안한 S3 SRAM 셀의 설계와 제작기법을 적용하여, 6 T Full CMOS SRAM 셀과비교하여 셀 크기를 1/3 이상 축소할 수 있었으며, 이때의 셀 크기는, 0.16 um2 이고, 현재 상용화된 193 nm 파장의 포토리소그래피 공정을 적용하여 256 Mbit 저전력 SRAM을 제작할 수 있었다. 이러한 성과는 Pseudo SRAM 또는 모바일 DRAM 이 주류를 이루고 있는 고집적 모바일 메모리 시장에서 S’ SRAM 셀의 경쟁력을 확보하는 데에가능성을 열어주었다.
성능/효과
측정 결과, 드레인 오프 누설 전류는 250 fA 이고 스윙은 94 mV/dec이며, 온/오프 비는 으¥ 로서 벌크 p-MOS와 비교해 보면 유의차가 없다. 이러한 Id-Vg 특성 곡선 및 특성 값으로 볼 때부하 pMOS 트랜지스터의 채널 실리콘은 단결정실리콘임을 알 수 있었다.
측정 결과, 드레인 오프 누설 전류는 1 pA 이고스윙은 113 mV/dec이며, 온/오프비는 약 로서 벌크 n-MOS와 비교해보면 유의차가 없다. 이러한 Id-Vg 특성 곡선 및 특성값으로 볼 때 패스 n-MOS 트랜지스터의 채널 실리콘은 단결정 실리콘임을 알 수 있었다.
5에서 보는 바와 같이 스트레스 시간의 증가에 따라 Id-Vg 특성 곡선에서 게이트에 양이 전압이 인가되는 축적 영역에서 누설전류의 어떠한 변화도 일어나지 않았다. 이러한 결과는 부하 p-MOS 트랜지스터가-1.8 V에서 동작 시 충분한 신뢰성을 가질 수 있을 것으로 판단할 수 있었다.
이러한핫 캐리어 Immunity 측정 결과, 드레인 전압 2.0 V에서 수명 시간이 10년을 초과하는 결과를 얻었으며, 이러한 결과는 패스 nMOS 트랜지스터가 1.8 V 동작 시 충분한 신뢰성을 가질 수 있을 것으로 판단할 수었었다. 그림 4.
1에서 보듯이 벌크 실리콘과 동일한 회절 패턴이 나왔다. 이로 미루어 보아부하 p-MOS와 패스 n-MOS 트랜지스터의 채널실리콘은 벌크실리콘과 동일한 단결정 실리콘임을 알 수 있었다.
제안한 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하기 때문에 셀 크기를 획기적으로 감소시킬 수. 있었으며 부하pMOS와 패스 nMOS의 채널 영역이 단결정 실리콘이기 때문에 평면 트랜지스터와 같은 특성을 얻을 수 있었으며, 이로 인하여 저전압 동작 및 고집적 SRAM을 구현할 수 있었다.
셀과 SSTFT를 제안하였다. 제안된 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하였기 때문에 셀 크기를 약 70 % 정도 감소시킬 수 있었으며 부하pMOS와 패스 nMOS가 단결정실리콘 채널을 사용하는 트랜지스터이기 때문에 평면 트랜지스터와 같은 전압-전류 특성을 얻을 수 있었으며, 이로 인하여 저전압 동작 및 고집적 SRAM을 구현할 수 있었다.
제안한 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하기 때문에 셀 크기를 획기적으로 감소시킬 수. 있었으며 부하pMOS와 패스 nMOS의 채널 영역이 단결정 실리콘이기 때문에 평면 트랜지스터와 같은 특성을 얻을 수 있었으며, 이로 인하여 저전압 동작 및 고집적 SRAM을 구현할 수 있었다.
제작된 부하pMOS와 패스 nMOS 트랜지스터의 채널 실리콘의 결정성을 평가하기 위하여 전자회절 패턴 (Electron Diffraction Pattern) 분석과 TEM 분석 결과, 그림 4.1에서 보듯이 벌크 실리콘과 동일한 회절 패턴이 나왔다. 이로 미루어 보아부하 p-MOS와 패스 n-MOS 트랜지스터의 채널실리콘은 벌크실리콘과 동일한 단결정 실리콘임을 알 수 있었다.
제작한 부하 pMOS 트랜진스터와 TFT 부하 셀에서 사용하였던 폴리실리콘 TFT 및 SOI p-MOS 트랜지스터간의 전기적 특성 측정 결과, 그림 4.2의 1厂Vg특성 곡선에서 보는 바와 같이, 스윙과 문턱 전압특성 측면에서 SOI p-MOS 트랜지스터와 비슷한 특성을 보였으며, 문턱 전압은 부하 p-MOS 트랜지스터는 0.7 V 이고 SOI p-MOS 트랜지스터는 0.6 V로 저전압에서 충분히 동작할 수 있으며, 스윙 역시 큰 차이가 나지 않는 것으로 보아 채널의 결정 상태가 단결정 실리콘임을 유추할 수 있었다.
7과 같다. 측정 결과, 드레인 오프 누설 전류는 1 pA 이고스윙은 113 mV/dec이며, 온/오프비는 약 로서 벌크 n-MOS와 비교해보면 유의차가 없다. 이러한 Id-Vg 특성 곡선 및 특성값으로 볼 때 패스 n-MOS 트랜지스터의 채널 실리콘은 단결정 실리콘임을 알 수 있었다.
4와같다. 측정 결과, 드레인 오프 누설 전류는 250 fA 이고 스윙은 94 mV/dec이며, 온/오프 비는 으¥ 로서 벌크 p-MOS와 비교해 보면 유의차가 없다. 이러한 Id-Vg 특성 곡선 및 특성 값으로 볼 때부하 pMOS 트랜지스터의 채널 실리콘은 단결정실리콘임을 알 수 있었다.
후속연구
이러한 성과는 Pseudo SRAM 또는 모바일 DRAM 이 주류를 이루고 있는 고집적 모바일 메모리 시장에서 S’ SRAM 셀의 경쟁력을 확보하는 데에가능성을 열어주었다. 본 논문에서 제안한 S3 SRAM 셀은 SRAM의 고집적 제품에 있어서 새로운 시작을 의미하고, 2005년 이후에 256 Mbit 이상의 고집적 저전력 및 고속 SRAM 제작에 크게 기여할 것으로 판단된다.
참고문헌 (6)
Jang, J. H., 'Novel 3-dimensional 46 $F^2$ SRAM technology with 0.294 $um^2$ $S^3$ (stacked single-crystal SI) cell and SSTFT (stacked single-crystal thin film transistor)', Proc. of ESSDERC, p. 445, 2004
H. Kato, 'Consideration of poly-si loaded cell capacity limits for low power and high-speed SRAMs', IEEE JSCC, p. 683, 1992
T. Ohzone, 'Ion-implanted Ti poly crystallinesilicon high value resistor for high density poly load static RAM application', IEEE Trans. ED., Vol. 32, p. 1749, 1985
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