$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Stacked Single Crystal Silicon TFT Cell의 적용에 의한 SRAM 셀의 전기적인 특성에 관한 연구

Electrical Characteristics of SRAM Cell with Stacked Single Crystal Silicon TFT Cell

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.19 no.4, 2006년, pp.314 - 321  

강이구 (극동대학교 정보통신학부) ,  김진호 (고려대학교 전기공학과) ,  유장우 (고려대학교 전기공학과) ,  김창훈 (고려대학교 전기공학과) ,  성만영 (고려대학교 전기공학과)

Abstract AI-Helper 아이콘AI-Helper

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic...

주제어

AI 본문요약
AI-Helper 아이콘 AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 본 논문에서는 6 T Full CMOS SRAM의 셀 크기 한계와 TFT 부하 SRAM 셀의 저전압 동작에 있어서의 취약한 특성을 극복하기 위하여 S3 SRAM 셀과 SSTFT를 제안하였다. 제안된 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하였기 때문에 셀 크기를 약 70 % 정도 감소시킬 수 있었으며 부하pMOS와 패스 nMOS가 단결정실리콘 채널을 사용하는 트랜지스터이기 때문에 평면 트랜지스터와 같은 전압-전류 특성을 얻을 수 있었으며, 이로 인하여 저전압 동작 및 고집적 SRAM을 구현할 수 있었다.
  • 본 논문에서는 6 T Full CMOS SRAM의 셀 크기 한계와 TFT 부하 SRAM의 저전압 동작의 취약한 특성을, 극복하기 위하여 S3(Stacked Single Crystal Silicon) SRAM 셀을 제안하였다. 제안한 S3 SRAM 셀은 부하pMOS와 패스 nMOS를 평면 풀 다운 nMOS 위에 수직으로 쌓아 올려 제작하기 때문에 셀 크기를 획기적으로 감소시킬 수.
  • 16 um2 이고, 현재 상용화된 193 nm 파장의 포토리소그래피 공정을 적용하여 256 Mbit 저전력 SRAM을 제작할 수 있었다. 이러한 성과는 Pseudo SRAM 또는 모바일 DRAM 이 주류를 이루고 있는 고집적 모바일 메모리 시장에서 S’ SRAM 셀의 경쟁력을 확보하는 데에가능성을 열어주었다. 본 논문에서 제안한 S3 SRAM 셀은 SRAM의 고집적 제품에 있어서 새로운 시작을 의미하고, 2005년 이후에 256 Mbit 이상의 고집적 저전력 및 고속 SRAM 제작에 크게 기여할 것으로 판단된다.
본문요약 정보가 도움이 되었나요?

참고문헌 (6)

  1. Jang, J. H., 'Novel 3-dimensional 46 $F^2$ SRAM technology with 0.294 $um^2$ $S^3$ (stacked single-crystal SI) cell and SSTFT (stacked single-crystal thin film transistor)', Proc. of ESSDERC, p. 445, 2004 

  2. H. Kato, 'Consideration of poly-si loaded cell capacity limits for low power and high-speed SRAMs', IEEE JSCC, p. 683, 1992 

  3. T. Ohzone, 'Ion-implanted Ti poly crystallinesilicon high value resistor for high density poly load static RAM application', IEEE Trans. ED., Vol. 32, p. 1749, 1985 

  4. J. H. Friedrich, 'A coincident-select MOS storage array', IEEE JSCC, p. 280, 1968 

  5. Y. Tarui, 'A 40 ns 144 bit n-channel MOS LSI memory', IEEE JSCC, p. 271, 1969 

  6. R. M. ]ecmen, 'HMOS II Static RAMs overtake bipolar competition', Electronics, Vol. 52, p. 124, 1979 

저자의 다른 논문 :

관련 콘텐츠

오픈액세스(OA) 유형

BRONZE

출판사/학술단체 등이 한시적으로 특별한 프로모션 또는 일정기간 경과 후 접근을 허용하여, 출판사/학술단체 등의 사이트에서 이용 가능한 논문

섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트