[논문]강건 QCA 설계 지침을 이용한 고속 가산기 설계

이은철; 김교선

강건 QCA 설계 지침을 이용한 고속 가산기 설계
Design of a Fast Adder Using Robust QCA Design Guide 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.43 no.4 = no.346, 2006년, pp.56 - 65

초록
AI-Helper

Quantum-dot Cellular Automata (QCA)는 분자 혹은 원자 수준의 작은 크기의 소자이며 극도로 낮은 소모 전력 특성을 가지기 때문에 디지털 논리 구현에 있어 차세대 기술로 많은 주목을 받고 있다. 현재까지 다양한 QCA 설계가 발표되었지만 대부분 시뮬레이션에 의해 동작하지 않음이 확인되었으며 설계를 위한 일반적인 규범이나 지침도 제시되지 알았다. 동작하는 기본적인 구조를 간단히 확장하는 경우에도 시뮬레이션이 실패하였으며 대규모 회로 설계에는 엄청난 시간 소요가 예상되었다. 본 논문에서는 게이트 입력 경로의 불균형 및 배선구조의 숨은 잡음 경로등 기본적인 QCA 구조에서 나타난 치명적인 취약성에 대해 설명하고 이를 해결하기 위한 강건한 QCA 설계를 위해 규범 및 지침을 제시한다. 또한, 이 강건 설계 기법에 따라 설계되고 시뮬레이션에 의해 그 동작이 검증된 고속 가산기를 제시한다.

Abstract ▼ AI-Helper

The Quantum-dot Cellular Automata (QCA) can be considered as a candidate for the next generation digital logic implementation technology due to their small feature sizes and ultra low power consumption. Up to now, several designs using Uh technology have been proposed. However, we found not all of the designs function properly. Furthermore, no general design guidelines have been proposed so far. A straightforward extension of a simple functional design pattern may fail. This makes designing a large scale circuits using QCA technology an extremely time-consuming process. In this paper, we show several critical vulnerabilities related to unbalanced input paths to QCA gates and sneak noise paths in QCA interconnect structures. In order to make up the vulnerabilities, a disciplinary guideline will be proposed. Also, we present a fast adder which has been designed by the discipline, and verified to be functional by the simulation.

주제어

AI 본문요약
AI-Helper

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문제 정의

이러한 결함을 분석하여 대부분이 숨은 잡음 경로에 대해 무지했기 때문이라는 결론을 얻었다. 강건한 QCA 설계를 유도하기 위해 잡음을 효과적으로 억제할 수 있는 규범적 지침을 제시하였다. 이 지침을 준수하여 고속가산기를 설계하였으며 설계된 회로는 비선형 근사 모델을 사용한 빠른 시뮬레이션뿐만 아니라 결합 벡터 모델과 같이 정확한 시뮬레이션을 통해 검증하였다.
않는다. 본 논문에서는 잡음에 기인한 결함을 유발하는 몇 가지 기본적인 설계 패턴을 밝혀냈다. 이러한 결함을 분석하여 대부분이 숨은 잡음 경로에 대해 무지했기 때문이라는 결론을 얻었다.

가설 설정

입력이 입력 셀에 인가되면 인접 셀 내 전자들의 쿨롱 반발력에 의해 2진 정보가 좌측에서 우측으로 전파된다. 배선 내의 모든 셀들이 안정 상태로 정착하면 모두 같은 편극을 가질 것이다. 그러나 그림 1(D에서 배선 내 각 셀은 인접 셀과 정반대의 편극을 가진다.

제안 방법

강건한 QCA 설계를 위해 제안된 규범적 지침의 효용성을 입증하기 위해 Wang 등'4]이 제안한 리플 캐리가산기 구조를 재설계하였다. 그림 12와 같이 회로 입력은 상단에서 들어오고 합은 하단으로 나가며 캐리는 좌측에서 입력되어 우측으로 전파된다.
캐리 발생 및 전파에는 비트 당 세 개의 클럭 위상이 소모됨을 알 수 있다. 다수결 게이트 두 개 및 인버터 2 개를 사용하여 합 (S)을 계산하였다. 이때 인버터는 45°셀 두 개를 90°셀 배선 사이에 끼워 넣는 방법으로 구현되었으며 기존의 타 연구에서 발표된 적이 없는 새로운 기법으로 작은 공간에서 효율적으로 논리 값을 반전시킨다.
따라서 이보다 더 빨리 캐리를 계산해 전파할 수는 없으며 제안된 가산기가 고속임을 알 수 있다. 동작을 검증하기 위하여 그림 14와 같이 2 비트 가산기를 구성한 후 결합 벡터 모델을 사용하여 시뮬레이션 하였다. 5개의 입력에 총 32 (=25) 가지 벡터를 2 회 반복 인가하였으며 C(0) 및 CO는 각각 3/4 클럭 및 6/4 클럭 후에, 그리고 S(0) 및 S(1)은 각각 6/4 클럭및 9/4 클럭 후에 정확한 값으로 출력됨을 확인할 수 있다.
이 예제에서는 신호가 잡음을 이겨내고 셀 Z에 제대로 전달되었지만 항상 그렇지만은 않다. 이 절에서는 동작 결함을 일으키는 숨은 잡음 경로를 포함한 설계 패턴 몇 가지를 확인한 후 원인을 분석하여 적합한 설계 규칙을 제안할 것이다.
강건한 QCA 설계를 유도하기 위해 잡음을 효과적으로 억제할 수 있는 규범적 지침을 제시하였다. 이 지침을 준수하여 고속가산기를 설계하였으며 설계된 회로는 비선형 근사 모델을 사용한 빠른 시뮬레이션뿐만 아니라 결합 벡터 모델과 같이 정확한 시뮬레이션을 통해 검증하였다.
이때 인버터는 45°셀 두 개를 90°셀 배선 사이에 끼워 넣는 방법으로 구현되었으며 기존의 타 연구에서 발표된 적이 없는 새로운 기법으로 작은 공간에서 효율적으로 논리 값을 반전시킨다. 입력 신호 A, B, CI 및 출력 신호 S의 연결을 위해 4개의 45°셀 수직 배선을 사용하였으며 이들로부터 총 8개의 분기 (iip)를 사용하여 90°셀 수평 배선과 연결하였다. 네 개의 교차점이 발생되었으며 모두 90° 위상차를 가진 파이프라인 클럭을 지정함으로써 잡음 취약성을 제거하였다.

대상 데이터

마찬가지로 캐리 출력 Coute M(A, B) Cin)으로 발생된다. 전체적으로 이 전가산기는 다수결 게이트 5개, 인버터 3개를 포함하고 총 192개의 셀이 필요하였다. Wang 등은 Sum을 M(Cout', Cin, M(A, B, Cin'))으로 발생시켜 145개의 셀로 QCA 전가산기를 설계하였다(4) Fijany 등은 이 전가산기를 수정하여 Cout 과 Cin 사이에 피드백 연결을 포함시킨 비트 직렬 가산기를 제안하였다里 캐리 출력을 미리 다음 단 가산기의 캐리 입력에 연결하는 캐리-룩-어헤드 가산기가 발표 되었으며 마이 크로프로세서도 제안되었다S

성능/효과

(a)의 제안된 설계에서는 설계 지침에서 제안하는 적합한 방법으로 각 셀에 QCA 파이프라인 클럭을 지정함으로써 배선 교차부에는 잡음 내성을 제공하고 게이트에는 입력 경로 균형을 유지할 수 있도록 하였으며 결합 벡터 모델과 비선형 근사 모델을 사용한 시뮬레이션 결과 모두 정상 동작함을 확인하였다 (그림 12
동작을 검증하기 위하여 그림 14와 같이 2 비트 가산기를 구성한 후 결합 벡터 모델을 사용하여 시뮬레이션 하였다. 5개의 입력에 총 32 (=25) 가지 벡터를 2 회 반복 인가하였으며 C(0) 및 CO는 각각 3/4 클럭 및 6/4 클럭 후에, 그리고 S(0) 및 S(1)은 각각 6/4 클럭및 9/4 클럭 후에 정확한 값으로 출력됨을 확인할 수 있다. 클럭 주파수는 ITHz이며 파이프라인 특성 상 매클럭마다 새로운 계산을 시작할 수 있다.
부가적으로 gi 및 0의 발생을 위해 각각 2개의 클럭 위상이 필요하다면 Cn 계산에 소모될 총 클럭 위상 수는 약 4n + 4 - [log2(n+l) 1 + 1이 되며 이는 n 비트 리플 캐리 가산기의 캐리 발생 및 전파 시간 3n에 비해 더 커진다. 결국 이와 같이 캐리 예측 회로를 가지는 가산기 아키텍처는 오히려 배선의 복잡성 때문에 클럭 위상을 더 소모하여 속도가 떨어지며 본 논문에서 제안한 리플 캐리 가산기 속도를 능가할 수 없다. 그림 12에서 출력 S를 상단으로 나가게 하면 교차부가 발생하지 않아 클럭 위상을 하나 더 줄일 수 있을 것 같지만 주어진 클럭 주기 동안에 신호는 제한된 수만큼의 셀까지만 전달되므로 다음 단 연결을 위해 클럭 위상을 하나 더 소모해야 한다.
그림 12에서 출력 S를 상단으로 나가게 하면 교차부가 발생하지 않아 클럭 위상을 하나 더 줄일 수 있을 것 같지만 주어진 클럭 주기 동안에 신호는 제한된 수만큼의 셀까지만 전달되므로 다음 단 연결을 위해 클럭 위상을 하나 더 소모해야 한다. 따라서 이보다 더 빨리 캐리를 계산해 전파할 수는 없으며 제안된 가산기가 고속임을 알 수 있다. 동작을 검증하기 위하여 그림 14와 같이 2 비트 가산기를 구성한 후 결합 벡터 모델을 사용하여 시뮬레이션 하였다.
시뮬레이션 결과 Wang 등의 회로는 정상적으로 동작하지 않는다는 것이 발견되었으며 원인은 그림 2(a)에 나타난 기본적인 QCA 게이트와 배선구조에 존재하는 치명적인 취약성이 때문이다. 또한 이러한 구조는 대부분의 QCA 설계에 사용되어왔기 때문에 본 논문에서 제시한 방법 같은 대책 없이는 기존 연구에서 발표한 QCA 회로가 동작하지 않는다는 것을 알 수 있다. 작은 회로를 단일 시뮬레이션 모델 상에서 파라미터를 조정하고 회로 각부를 수정하면서 시뮬레이션을 성공시킨 사람도 있을 것이다.
셀 C에 인가된 입력이 셀 A에 인가된 입력이 지나는 배선을 교차하여 지난 후 셀 Z에서 관측된다. 시뮬레이션 결과를 통해 기능의 정확성을 확인할 수 있다. 그러나 셀 A에 인가된 입력도 셀 Z의 상태를 결정하는데 참여하며 사실 수직 배선 상의 모든 셀이 참여한다.
셀 C와 G의 유지 단계는 셀 0, C₃, Z의 천이 단계인데 이 동안 셀 G, C₃, Z의 편극이 셀 C로부터 오는 신호와 셀 A로부터 오는 잡음에 의해 동시에 결정되며 마침내 킹크 에너지가 강한 신호가 전달된다. 시뮬레이션 결과를 통해 셀 C의 신호가 셀 Z에 성공적으로 전달되었음을 확인할 수 있다.
6(b)와 같이 사라지고 만다. 이 실험을 통해 잡음이 신호보다 먼저 도착해야 한다는 조건과 잡음이 주입되는 위치의 배선 길이가 충분해야 한다는 조건이 함께 만족해야 잡음 증폭이 성공한다는 것을 알 수 있다. 다시 말해 이 길이를 제한하던가 아니면 신호가 먼저 도착하도록 함으로써 잡음 증폭을 방지할 수 있다.

후속연구

먼저, 앞서 발견된취약성들에 대해 II장에서 설명할 것이다. 또한 그럴듯하지만 실제로는 동작하지 않는 QCA 설계가 더 이상 발표되지 않도록 하기 위해 강건한 QCA 설계를 위한 규범 및 지침도 제시될 것이다. 이후 이장에서 제안된 규범적 지침에 따라 설계된 고속 가산기를 제시하고 IV장에서 결론을 맺을 것이다.

참고문헌 (9)

International Technology Roadmap for Semiconductors: http://public.itcrc.net/Files/2003ITRS/Home2003.htm
C. S. Lent, P. D. Tougaw, W. Porod, and G. H. Bernstein, 'Quantum cellular automata,' Nanotechnology, vol. 4, pp. 49-57, 1993

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P.D. Tougaw and C.S. Lent, 'Logical devices implemented using quantum cellular automata,' Journal of Applied physics, vol. 75(3) pp. 1818-1825, February 1, 1994

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W. Wang, K. Walus, G.A. Jullien, 'Quantum-Dot Cellular Automata Adders,' IEEE Nano 2003 Conference, San Francisco, 2003
A.Fijany, N. Toomarian, K. Modarress, M. Spotnitz, 'Bit-serial Adder Based on Quantum Dots,' NASA technical report, Jan. 2003
A. Vetteth, K. Walus, V.S. Dimitrov, G.A. Jullien, 'Quantum-dot cellular automata carry-look-ahead adder and barrel shifter,' IEEE Emerging Telecommunications Technologies Conference, Dallas, Sept. 2002
M. T. Niemier, M. J. Kontz, P. M. Kogge, 'A Design of and Design Tools for a Novel Quantum Dot Based Microprocessor,' Proceedings of the 27th Design Automation Conference, p. 227-232, June 2000
QCA Designer, http://www.qcadesigner.ca
P. D. Tougaw and C. S. Lent, 'Dynamic Behavior of Quantum Cellular Automata,'Journal of Applied Physics, vol. 80, no. 8, pp. 4722-4736, October 15, 1996

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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