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문제 정의
- 그 중 구조가 간단하여 집적에 유리한 dynamic 방식의 설계도 주목을 받고 연구되고 있다. 본 연구에서는 이러한 경향을 반영하여 dynamic TSPC 방식의 주파수 분배기를 설계하였다. 기존 논문에서는国 0.
제안 방법
- On-wafer 상태로 GGB사의 RF 프루브를 이용하여 신호를 입출력시켜 주었다. 먼저 외부에서 어떤 RF 신호도 주지 않고 전원 전압만 바꾸었을 때 출력되는 주파수 스펙트럼을 조사하였다.
- 18 um standard emos 공정을 이용하였고 설계 toole 애질런트사의 ADS2004A, 레이아웃은 Cadence IC5033 tool을 이용하였다. TSPC latch를 연결하여 divide-by-2 회로를 설계하고 그 회로를 다시 직렬로 연결하여 divide-by-4'회로를 설계하였다. Divide-by-2 회로의 경우, 입력 신호로 1.
- 본 연구에서는 이러한 경향을 반영하여 dynamic TSPC 방식의 주파수 분배기를 설계하였다. 기존 논문에서는国 0.25 um emos 공정을 이용하여 5 GHz 동작을 구현하였으나 이번에는 더욱 향상된 0.18 um cmbs 공정을 이용하여 5 GHz-10 GHz의 고주파 대역에서 동작하도록 시도해 보았다. 그리하여 수십 GHz 대역에서 dynamic 구조의 divider 구현 가능성을 실험해 보는 계기가 되었다.
- 보았다. 먼저 schematic의 각 node마다 적절한 크기의 캐패시터를 달고 시뮬레이션을 다시 수행해 보았다.
- On-wafer 상태로 GGB사의 RF 프루브를 이용하여 신호를 입출력시켜 주었다. 먼저 외부에서 어떤 RF 신호도 주지 않고 전원 전압만 바꾸었을 때 출력되는 주파수 스펙트럼을 조사하였다. 표 1은 걸어준 전원 전압값과 DC-offset 전압을 나타낸다.
- 본 회로는 디지털 논리 회로의 latch에 이용되고 있는 TSPC(True Single Phase Clocking) 방식을 도입하여 설계되었다. 위상이 반대인 두 클럭 신호를 이용하는 대신 하나의 클럭에 의해 스위칭 되는 두 반전기를 연결하여 클럭에 따라 출력 값이 나오도록 하는 방식이다㎛ 하나의 클럭으로 latch가 동작하므로 클럭의 뒤틀림(clock skew) 문제가 발생하지 않아 동작 속도가 빨라지며 회로에 들어가는 트랜지스터의 수가 줄어드는 장점이 있다.
- 시뮬레 이션과 측정 결과와의 차이를 조사하기 위하여 레이아웃으로부터 각 node에 붙는 기생 캐패시턴스 값을 제공된 spice 모델 라이브러리로부터 계산해 보았다. 먼저 schematic의 각 node마다 적절한 크기의 캐패시터를 달고 시뮬레이션을 다시 수행해 보았다.
- 그 node들을 그림 10의 schematic0]] 표시하였다. 이제 layout을 토대로 각 node에 붙는 기생 캐패시턴스 값들을 계산하였다. Gate poly와 interconnection line 메탈에 대한 캐패시턴스 정보는 공정에서 제공하는 spice model 라이브러리를 참고하였다.
- 출력 신호를 애질런트사의 스펙트럼 어낼라이저 E4448A와 LeCroy사의 디지털 샘플링 오실로스코프 SD6000A로 측정하여 주파수 영역과 시간 영역에서의 출력 파형을 얻어내었는데 그림 9 및 10과 같다. 그림에서 알 수 있듯이 출력 신호에 1/2 주파수, 1/4 주파수 스펙트럼뿐만 아니라 여러 고조파 신호가 섞여 나왔으며 특히 입력 파워가 커질수록 입력 신호의 주파수 스펙트럼이 분배된 출력 신호와 비슷하거나 커지는 경향을 보였다.
대상 데이터
- 이제 layout을 토대로 각 node에 붙는 기생 캐패시턴스 값들을 계산하였다. Gate poly와 interconnection line 메탈에 대한 캐패시턴스 정보는 공정에서 제공하는 spice model 라이브러리를 참고하였다..
- 「이 연구는 2005학년도 IDEC에서 지원하는 동부아남 0.18 standard CMOS 공정으로 수행됨.」
이론/모형
- 공정은 동부 아남 0.18 um standard emos 공정을 이용하였고 설계 toole 애질런트사의 ADS2004A, 레이아웃은 Cadence IC5033 tool을 이용하였다. TSPC latch를 연결하여 divide-by-2 회로를 설계하고 그 회로를 다시 직렬로 연결하여 divide-by-4'회로를 설계하였다.
성능/효과
- 표 1은 걸어준 전원 전압값과 DC-offset 전압을 나타낸다. 1.8 V~ 4.5 V까지 바꾸었을 때 free running 주파수는 각각 1 GHz~4 GHz(divide-by-2)와 0.6 GHz~2.1 GHz(divi- de-by-4)로 점차 높아지는 경향을 보였다.
- 계산된 각 node의 캐패시턴스 값을 simulation에 반영한 결과 측정치에 더 가까운 input sensitivity 곡선을 얻을 수 있었다. 이상의 분석으로부터 layout에서 발생하는 기생 캐패시턴스를 최소화하는 것이 본회로의 input sensitivity를 향상시킬 수 있는 결정적인 요소가 됨을 확인할 수 있었고 앞으로 추가적인 개선이 필요한 부분임을 알 수 있었다.
- 이러한 현상은 회로를 구성하는 트랜지스터의 size가 작고 출력 버퍼도 단 하나의 반전기로 구성되어 입력 신호의 파워가 커지면 필터링 되지 못하고 출력에 나타나기 때문이라 추측된다. 또한 시뮬레이션 결과와 달리 전원 전압 1.8 V, 입력파워 1 dBm(입력 전압으로는 1.8 Vp-p), dc-offset 1 V 근방에서 4 GHz까지 동작하는데 그쳤는데 시뮬레이션에 포함하지 않은 패드 기생 캐패시터나 interconnect 라인의 기생 캐패시턴스, 그리고 트랜지스터의 고주파 기생 파라미터 성분들이 RC 시간 지연 현상을 일으켜 동작에 영향을 준 것으로 추측된다.
- 전원 전압에 따른 최소 입력 파워 지점의 주파수는 그 전원 전압에서의 free running 주파수와 일치하는 경향을 보였다. 이를 통해 전원 전압에 따른 free running 주파수가 회로의 동작 주파수 대역 및 minimum input power sensitivity 곡선을 결정짓는다는 것을 알 수 있었다.
- 얻을 수 있었다. 이상의 분석으로부터 layout에서 발생하는 기생 캐패시턴스를 최소화하는 것이 본회로의 input sensitivity를 향상시킬 수 있는 결정적인 요소가 됨을 확인할 수 있었고 앞으로 추가적인 개선이 필요한 부분임을 알 수 있었다.
- 전원 전압에 따른 최소 입력 파워 지점의 주파수는 그 전원 전압에서의 free running 주파수와 일치하는 경향을 보였다. 이를 통해 전원 전압에 따른 free running 주파수가 회로의 동작 주파수 대역 및 minimum input power sensitivity 곡선을 결정짓는다는 것을 알 수 있었다.
- 전원 전압을 증가시키며 주파수에 따른 minimum input power sensitivity도 조사되었는데 전원 전압이 높아질수록 동작 주파수 범위가 높은 주파수로 옮겨가는 경향을 보였으며 특히 최소 입력 파워 지점의 입력 주파수도 높아지는 것을 확인할 수 있었다. 전원 전압에 따른 최소 입력 파워 지점의 주파수는 그 전원 전압에서의 free running 주파수와 일치하는 경향을 보였다.
- 트랜지스터만을 이용한 간단한 회로 구조로 10 GHz 대 역까지 동작하는 divide-by-2, divide-by-4 회로를 설계할 수 있었으나 전원 전압이 3~4 V로 최근 회로의 저전력화 추세에 비추어 높은 편이고 최소입력 파워도 16 dBm 정도로 주파수가 높아지면 민감도가 떨어지는 한계를 보였다. 그러나 갈수록 집적도가 높아지고 복잡해지는 RF 시스템에서 size가 작고 간단한 구조이면서도 높은 주파수에서도 동작 가능한 TSPC 구조의 divider는 많은 장점을 가지고 있다.
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