[논문]시그마-델타 A/D 컨버터용 디지털 데시메이션 필터 설계

변산호; 류성영; 최영길; 노형동; 남현석; 노정진

문제 정의

본 논문에서는 time-to-market의 이점을 가져다 주는 CIOFIR-FIR 필터의 3단 구조를 갖춘 오디오 코덱용 디지털 데시메이션 필터 설계에 대해 논하였다. 이 디지털 데시메이션 필터는 0.
Hewlitt⑹는 FIR 필터에서 하드웨어 구현의 복잡성을 줄일 수 있는 필터 계수의 CSD(canonical signed digit) 표현 방법을 제시하고 있다. 본 논문에서는 위 기법 및 구조를 참고하여 CIC 필터와 계수의 CSD 표현방식을 이용한 두 개의 half-band FIR 필터로 파워와 면적에 효율적인 디지털 데시메이션 필터의 설계 및 구현을 보였다. 또한, 데이터의 전송 및 계수의 저장을 위해 RAM과 ROM을 사용하는 대신 Verilog-HDL 합성만으로 공정 및 시그마-델타 모듈레이터의 사양 변화에도 신속하고 간단하게 설계 가능한 방법을 제시하였다.
본 논문에서는 하드웨어 복잡성과 면적을 줄이기 위해 계수의 곱셈 연산을 일반 곱셈기 대신 쉬프터와 덧셈기로 곱셈연산을 하였다. 이와 같은 곱셈 연산에서는 계수를 CSD 또는 2의 보수로 표현하는 것이 필요하다 6〕.

가설 설정

다음으로 (b)와 (c) 구조의 N, Kt를 비교해 봤을 때 (c) 구조의 N 및 FCt 가 월등히 낮게 나타난다. 두 구조의 파워소모를 비교해보면 (c) 구조가 (b) 구조보다 파워소모를 크게 줄일 수 있다. 그러나 (c) 구조를 하드웨어로 구현 시 첫 번째 단인 콤브 필터에서 (b) 구조에 비해 면적이 줄어 들 수 있겠지만 추가 된 두 번째 단의 필터로 인해 면적이 매우 커질 것으로 예상된다.
두 구조의 파워소모를 비교해보면 (c) 구조가 (b) 구조보다 파워소모를 크게 줄일 수 있다. 그러나 (c) 구조를 하드웨어로 구현 시 첫 번째 단인 콤브 필터에서 (b) 구조에 비해 면적이 줄어 들 수 있겠지만 추가 된 두 번째 단의 필터로 인해 면적이 매우 커질 것으로 예상된다. 본 논문에서는 위와 같은 trade-offs를 고려하여 면적과 파워소모를 줄일 수 있고 간단한 필터설계에 적합한 (b) 구조를 선택하였다.
그림 2에서 몇 가지 설계 가능한 데시메이션 필터의 구조를 비교해 보았다. 첫 단(stage)은 선형 위상을 갖는 FIR 필터 중에 큰 다운 샘플링에 효과적인 콤브(comb)필터로 가정하고 나머지 단은 일반 direct form FIR 필터에 비해 연산량을 1/2로 줄일 수 있는 half-band FIR 필터로 가정하였다单]. 그림 2에서 NT 는 전체 필터의 탭 개수로서 각 단의 탭 개수를 합한 값이 된다.

제안 방법

표 3에 나타낸 5개 각각의 CSD 계수에서 0이 아닌 값(1, T)은 최대 5개 이다. 곱셈 연산을 할 계수는 5개이고 계수 당 최대 연산 횟수는 5개 이므로 곱셈 연산 한번에 6개의 클럭 씩 총 30개의 시스템 클럭을 사용하였다. 그림 9에서 총 30개의 시스템 클럭을 6개의 시스템 클럭씩 나누어 5개의 계수 곱셈연산이 이루어지는 것을 볼 수 있다.
데시메이션 필터의 샘플링 주파수는 점점 낮아지므로 클럭 스큐(skew) 및 지연(delay)에 대한 문제는 크게 중요시 되지 않는다. 그러나 이런 문제들을 방지하고자 각 필터에 최단 거리로 클럭을 제공할 수 있는 위치인 5차 CIC 필터와 두 번째 half-band FIR 필터 사이에 위치시켰다. 그림 13은 디지털 데시메이션 필터 측정을 위한 테스트 보드로 노이즈를 최소화 하여 시그마-델타 A/D 컨버터의 최대성능을 얻을 수 있도록 설계 되었고, 4층 기판으로 제작 되었다.
할 수 있다. 그러나, 정지대역에서의 감쇄 능력이 부족하기 때문에 정지대역에서의 불충분한 감쇄를 보완해 주기 위해 연속된 두 개의 half-band FIR 필터를 사용하였다. 본 논문에서는 계수 곱셈 연산의 하드웨어 복잡성과 파워소모를 줄이기 위해 half-band FIR 필터를 polyphase direct-form 필터로 구현 하였다"1.
결국 1개의 ALU 가 6개의 곱셈 연산까지 할 수 있게 되고 최소 5개의 ALU 가 필요 하게 된다. 그러므로 5개의 ALU 를 병렬로 동작 시켜 64개의 클럭 안에 모든 곱셈연산이 이루어지도록 하였다.
본 논문에서는 위 기법 및 구조를 참고하여 CIC 필터와 계수의 CSD 표현방식을 이용한 두 개의 half-band FIR 필터로 파워와 면적에 효율적인 디지털 데시메이션 필터의 설계 및 구현을 보였다. 또한, 데이터의 전송 및 계수의 저장을 위해 RAM과 ROM을 사용하는 대신 Verilog-HDL 합성만으로 공정 및 시그마-델타 모듈레이터의 사양 변화에도 신속하고 간단하게 설계 가능한 방법을 제시하였다. 신속한 디지털 데시메이션 필터의 설계를 위해 필터의 차수 및 계수 값 결정은 MATLAB 시뮬레이션을 통해 결정하였다.
본 논문에서는 샘플링 주파수를 큰 폭으로 낮추는 첫 번째 필터 단으로 그림 4에 나타낸 Hogenauer CIC 데시메이션 필터를 사용하였다디 본 논문의 5차 CIC 필터는 적분기와 미분기 파트(콤브 필터)로 구성되어 있다. 5차 CIC 필터의 적분기 단은 높은 입력 주파수 (64払去=44.
따라서, 파워소모를 줄이기 위해 샘플링 주파수가 가장 낮은 마지막 단에 위치시켰다. 본 논문의 디지털 데시메이션 필터는 고해상도 디지털 오디오용으로 최종 출력은 23-bit, 2의 보수(two's complement)형태이며 각 단의 필터에서 1-bit 씩 비트 증가를 갖도록 하였다. 5차 Hogenauer CIC 필터와 첫 번째 및 두 번째 half-band FIR 필터의 자세한 구현에 관해서는 다음 장에 기술하였다.
그림 8에 컨트롤 블록이 동작하는 과정을 순서도로 나타내었다. 우선 C-code를 읽어와 첫 번째 1이 나올 수 있는 미리 지정된 패턴과 비교를 하고 다음으로 S-code를 비교한다. S-code의 값이 1이면 N_inv 신호는 1이 된다.
표 6에서 이상 설계된 디지털 데시메이션 필터를 타 논문과 비교하였다. 본 논문의 필터는 [1]의 필터에 비해 동작 클럭 주파수, 동작 전원, 공정에서 각각 1/4, 1/1.
시그마-델타 모듈레이터의 noise-shaping 차수와 OSR이 높아질수록 디지털 데시메이션 필터의 많은 연산과 큰 면적을 요구하게 된다. 하드웨어의 부담과 면적을 줄이기 위해 계수의 곱셈 연산을 CSD 표현 방식을 이용한 쉬프트 와 덧셈기로 구현하였고 디지털 데시메이션 필터의 구조를 단일 구조가 아닌 3단 구조로 설계하였다. 본 논문에서는 데이터 전송 및 계수의 저장을 RAM이나 ROM을 사용하는 대신 Verilog-HDL 합성으로 구현하여 시그마-델타 모듈레이터의 사양 변화나 공정 변화에 빠르게 설계할 수 있는 큰 장점을 가지고 있다.

대상 데이터

본 논문에서 제안한 디지털 데시메이션 필터는 1-bit, 4차, OSR=64인 디지털 오디오용 시그마-델타 모듈레이터를 대상으로 설계되었고 표 1과 같은 사양을 목표로 한다. 표 1과 같은 사양을 만족시키기 위한 선형 위상을 갖는 FIR 필터의 탭(tap) 개수 및 곱셈 연산량은 필터의 파워소모와 복잡성에 큰 영향을 미친다.
본 논문의 디지털 데시메이션 필터는 0.25-㎛ CMOS 공정을 사용하여 제작되었고, 전체 면적은 1.36 I血(940 ㎛ X 1450 ㎛)이다. 그림 11에는 구현된 디지털 데시메이션 필터의 칩 사진을 보였고, 표 5에 필터의 사양을 나타내었다.
그림 11에는 구현된 디지털 데시메이션 필터의 칩 사진을 보였고, 표 5에 필터의 사양을 나타내었다. 본 논문의 디지털 데시메이션 필터는 1-bit 4차, OSR 이 64인 시그마-델타 모듈레이터를 대상으로 구현 되었으며 모듈레이터의 출력 주파수를 Nyquist 주파수로 낮추고 있다. 본 논문의 디지털 데시메이션 필터는 디지털 오디오용이므로 통과 대역이 20 曲 이고 정지 대역에서 최소한의 감쇄는 80 dB 가 되도록 구현되었다.

이론/모형

[11]의 필터는 스테레오 동작인 두 개의 시그마-델타 모듈레이터로 구성되어 있지만 데시메이션 필터는 같은 하드웨어를 사용하고 있다. [11]의 데시메이션 필터는 [1]과 같이 데이터 전송에 RAM을 사용하였으며 계수의 곱셈연산 및 낮은 샘플링 주파수로 동작하는 콤브 필터에서 bit-serial 구조를 사용하였다. [11] 의 파워소모는 높은 해상도에 대한 조건을 무시했을 때 [I] 의 필터에 비해 동작 클럭 주파수, 동작 전원 공정에서 각각 1/1.
5차 CIC 필터는 큰 다운샘플링에 적합하면서 곱셈기와 계수를 저장할 ROM 없이 적분기와 미분기 만으로 쉽게 구현 가능한 장점을 가지고 있는 Hogenauer CIC 필터를 사용하였다⑸ 첫 번째 half-band FIR 필터는 차수가 19인 Goodman and Carey의 F9 half-band FIR 필터를 사용하였다团 두 번째 half-band FIR 필터는 좁은 전이대역과 정지 대역에서 80 dB의 감쇄를 얻을 수 있도록 첫 번째 half-band FIR 필터에 비해 높은 차수인 98차로 설계하였다. 두 번째 half-band FIR 필터에 사용된 계수는 Remez exchange algorithm을 이용하여 결정하였다®;. 이 계수 값들은 곱셈연산을 할 때 효율적인 CSD 표현방식으로 Verilog-HDL 합성을 통해 저장하여 사용되었다但 첫 번째와 두 번째 half-band FIR 필터의 구조는 polyphase 구조로 구현되었다', 切.
CSD 또는 2의 보수로 표현된 계수에서 0이 아닌 값이 많아질수록 연산량이 늘어난다. 본 논문에서는 연산량을 줄이기 위해 계수의 0이 아닌 값을 줄여주는 CSD표현법을 사용했다. Goodman F9 필터계수의 CSD 표현 방식에서 각 비트는 (1, 0, -1) 이 될 수 있다.
4 kHz 로 동작시켜 구현 될 수 있다. 시그마-델타 모듈레이터의 출력(1-bit)을 2의 보수(two's complement) 형태로 만들기 위해 MUX(multiplexer)를 이용하였다. 그리고 워드 크기로 비트 증가 연산을 적분 연산 전에 위치 시켰다.
또한, 데이터의 전송 및 계수의 저장을 위해 RAM과 ROM을 사용하는 대신 Verilog-HDL 합성만으로 공정 및 시그마-델타 모듈레이터의 사양 변화에도 신속하고 간단하게 설계 가능한 방법을 제시하였다. 신속한 디지털 데시메이션 필터의 설계를 위해 필터의 차수 및 계수 값 결정은 MATLAB 시뮬레이션을 통해 결정하였다.
546으로 비교적 넓기 때문에 낮은 차수의 필터로 구현이 가능하다. 첫 번째 half-band FIR 필터는 Goodman and Carey의 F9 half-band FIR 필터를 사용하였다初 이제부터 Goodman and Carey의 F9 half-band FIR 필터를 간단하게 Goodman F9 필터라 하겠다. Goodman F9 필터는 정지대역 감쇄가 80dB이고 통과대역에서의 리플이 0.

성능/효과

[1]의 데시메이션 필터에 비해 본 논문의 필터는 위에서 언급한 이유로 인하여 필터 내부의 워드크기가 21나)it에서 28-bit으로 매우 크다. RAM을 통하여 데이터 전송방식을 구현한 [1]의 필터와 달리 레지스터를 이용한 본 논문에서 워드의 크기가 커질수록 큰 파워소모를 보이는 것으로 예상된다. [11]의 필터는 스테레오 동작인 두 개의 시그마-델타 모듈레이터로 구성되어 있지만 데시메이션 필터는 같은 하드웨어를 사용하고 있다.
본 논문의 필터는 계수의 저장과 디코딩을 담당하는 즉 [1]의 ROM 과 비슷한 역할을 하는 부분은 전체 면적 중 16%를 차지하고 있다. [1]에서의 RAM과 달리 쉬프트 레지스터로 구현된 본 논문에서 쉬프트 레지스터의 면적은 전체면적 중 53%로 [1]의 RAM 면적과 비교해 볼 때 6% 정도 높게 나타났다. 반면 곱셈연산을 담당하고 있는 ALU 블록의 경우 [1]에서는 14%를 차지하고 있는 데 반해 본 논문에서는 6%를 차지하고 있는 것으로 나타났다.
7%의 파워 감소는 정확한 파워 소모비교라 할 수 없다. [1]의 데시메이션 필터에 비해 본 논문의 필터는 위에서 언급한 이유로 인하여 필터 내부의 워드크기가 21나)it에서 28-bit으로 매우 크다. RAM을 통하여 데이터 전송방식을 구현한 [1]의 필터와 달리 레지스터를 이용한 본 논문에서 워드의 크기가 커질수록 큰 파워소모를 보이는 것으로 예상된다.
이로 인해 필터의 파워 소모와 하드웨어의 복잡성을 크게 줄일 수 있다. 두 번째 half-band FIR 필터는 전이 대역이 가장 좁고 필터의 차수가 매우 높기 때문에 파워소모나 면적에 큰 영향을 미친다. 따라서, 파워소모를 줄이기 위해 샘플링 주파수가 가장 낮은 마지막 단에 위치시켰다.
이밖에도 [1]과 [11]의 논문과 달리 RAM과 ROM을 설계하기 위해 공정에 따라 새로운 설계를 해야 하는 번거로움이 없는 장점이 있다. 모듈레이터의 사양변화에 따른 디지털 데시메이션 필터의 재설계와 같이 타 논문과 공통적으로가 지고 있는 장점과 달리 빠른 설계 및 사전 검증을 위해 데시메이션 필터를 FPGA로 구현하는 시스템에 유용하고 많은 시간 절약을 제공할 수 있다.
하드웨어의 부담과 면적을 줄이기 위해 계수의 곱셈 연산을 CSD 표현 방식을 이용한 쉬프트 와 덧셈기로 구현하였고 디지털 데시메이션 필터의 구조를 단일 구조가 아닌 3단 구조로 설계하였다. 본 논문에서는 데이터 전송 및 계수의 저장을 RAM이나 ROM을 사용하는 대신 Verilog-HDL 합성으로 구현하여 시그마-델타 모듈레이터의 사양 변화나 공정 변화에 빠르게 설계할 수 있는 큰 장점을 가지고 있다. 그리고, 여러 시스템에서 많이 사용되고 있는 FPGA 로도 쉽게 구현이 가능한 장점을 가지고 있다.
파워 소모와 본 논문의 필터 면적은 공정스케일을 고려하고 [11]의 면적과 비교하였을 때 일반 레지스터를 사용함 에도 불구하고 비슷한 면적을 보이고 있으며 낮은 공정으로 인한 작은 면적을 잘 나타내고 있다. 본 논문의 디지털 데시메이션 필터는 RAM과 ROM을 사용하지 않고 Verilog-H坦L 합성만으로 구현하여 RAM과 ROM을 사용한 타 논문의 필터에서 소모되는 파워에 비해 다소 높은 파워 소모를 보이고 있으나 면적에서 낮은 공정 스케일과 필터구조 및 여러 기법을 통해 작은 면적을 나타내고 있다. 이밖에도 [1]과 [11]의 논문과 달리 RAM과 ROM을 설계하기 위해 공정에 따라 새로운 설계를 해야 하는 번거로움이 없는 장점이 있다.
본 논문의 디지털 데시메이션 필터는 1-bit 4차, OSR 이 64인 시그마-델타 모듈레이터를 대상으로 구현 되었으며 모듈레이터의 출력 주파수를 Nyquist 주파수로 낮추고 있다. 본 논문의 디지털 데시메이션 필터는 디지털 오디오용이므로 통과 대역이 20 曲 이고 정지 대역에서 최소한의 감쇄는 80 dB 가 되도록 구현되었다. 그리고 최종 해상도는 23-bit 이다.
그러나 높은 해상도를 고려한다고 해도 [1]의 필터만큼 큰 이득은 없을 것으로 예상된다. 본 논문의 필터 또한 [II] 의 필터와 비교 시 큰 파워 소모를 보이고 있음을 알 수 있다. 파워 소모와 본 논문의 필터 면적은 공정스케일을 고려하고 [11]의 면적과 비교하였을 때 일반 레지스터를 사용함 에도 불구하고 비슷한 면적을 보이고 있으며 낮은 공정으로 인한 작은 면적을 잘 나타내고 있다.
그리고, 여러 시스템에서 많이 사용되고 있는 FPGA 로도 쉽게 구현이 가능한 장점을 가지고 있다. 제작된 디지털 데시메이션 필터의 측정 결과 파워소모와 면적에서 RAM과 ROM을 사용한 타 논문과 비슷한 뛰어난 성능을 보이고 있으며, 신호대역의 얼라이어싱 신호 및비 신호대역의 양자화 노이즈를 대폭 감쇄 시켜 디지털 오디오, 모바일 기기, 통신용에 적합한 우수한 성능을 보여준다.

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