[논문]UHF 대역 RFID 리더 응용을 위한 주파수합성기 설계

김경환; 오근창; 박종태; 유종근

UHF 대역 RFID 리더 응용을 위한 주파수합성기 설계
Design of a Frequency Synthesizer for UHF RFID Reader Application 원문보기

전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers, v.57 no.5, 2008년, pp.889 - 895

김경환 (인천대 전자공학과) , 오근창 (인천대 전자공학과) , 박종태 (인천대 전자공학과) , 유종근 (인천대 전자공학과)

Abstract ▼ AI-Helper

In this paper a Fractional-N frequency synthesizer is designed for UHF RFID readers. It satisfies the ISO/IEC frequency band($860{\sim}960MHz$) and is also applicable to mobile RFID readers. A VCO is designed to operate at 1.8GHz band such that the LO pulling effect is minimized. The 900MHz differential I/Q LO signals are obtained by dividing the differential signal from an integrated 1.8GHz VCO. It is designed using a $0.18{\mu}m$ RF CMOS process. The measured results show that the designed circuit has a phase noise of -103dBc/Hz at 100KHz offset and consumes 9mA from a 1.8V supply. The channel switching time of $10{\mu}s$ over 5MHz transition have been achieved, and the chip size including PADs is $1.8{\times}0.99mm^2$.

주제어

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문제 정의

본 논문에서는 기존 주파수합성기의 낮은 위상잡음 특성을 만족하면서도 저비용, 저전력 특성과 UHF 대역 전 대역을 만족하도록 설계를 하였다. 설계된 주파수합성기는 작은 면적과 저전력 실현을 위해서 3차 MASH 유형의 시그마- 델타 변조기에서 덧셈기와 미분기를 분주비 매핑회로로 대체하였으며, dual-modulus 프리스케일러에서 전력소모가 적은 TSPC(True Single Phase Clocked) 형태의 CCD (complementary clocking dynamic) 플립플롭을 설계하였다 [6, 7].
따라서 프리스케일러의 핵심 블록인 D-플립플롭 설계가 중요하다. 본 논문에서는 정적인 전류소모를 하며 고속 동작에 적합한 TSPC 형태의 CCD-플립플롭을 설계하여 저 전력으로도 고속 동작을할 수 있게 설계하였다.

가설 설정

모의 실험한 결과이다. 1.8GHz의 입력신호에 대해출력은 900㎒의 I/Q 신호이다.

제안 방법

Dblocke 20㎒의 기준 주파수에서 UHF RFID 리더동작에 필요한 800~ 1040㎒의 주파수를 발생할 수 있도록 하였으며, 200㎑/500㎑의 주파수 간격을 만족시키기 위해 19.53㎑의 주파수 해상도를 갖도록 설계하였다.
보였다. Dblocke fractional spur를 줄이기 위해서 사용되는 시그마-델타 변조기 블록과, multi-modulus 분주가 가능한 분주기 블록으로 구성되어 있으며, LO 주파수를 프로그램 하는 역할을 수행한다. Multi-modulus 분주기 블록은 dual-modulus 4/5 프리스케일러, 4-bit M-카운터, 2-bit A- 카운터 등으로 구성되며 최소 40분주에서 최대 52분주모드까지 동작할 수 있도록 설계하였다.
Dblocke fractional spur를 줄이기 위해서 사용되는 시그마-델타 변조기 블록과, multi-modulus 분주가 가능한 분주기 블록으로 구성되어 있으며, LO 주파수를 프로그램 하는 역할을 수행한다. Multi-modulus 분주기 블록은 dual-modulus 4/5 프리스케일러, 4-bit M-카운터, 2-bit A- 카운터 등으로 구성되며 최소 40분주에서 최대 52분주모드까지 동작할 수 있도록 설계하였다.
설계된 주파수합성기는 작은 면적과 저전력 실현을 위해서 3차 MASH 유형의 시그마- 델타 변조기에서 덧셈기와 미분기를 분주비 매핑회로로 대체하였으며, dual-modulus 프리스케일러에서 전력소모가 적은 TSPC(True Single Phase Clocked) 형태의 CCD (complementary clocking dynamic) 플립플롭을 설계하였다 [6, 7]. VCO는 직접 변환 수신기에서의 LO pulling 효과를 최소화하기 위해 1.8GHz 대역에서 발진하도록 설계하였고, dual-modulus 프리스케일러 전단에 고속의 주파수 분주기를 사용하여 900㎒ 대역으로 변환되도록 하였다[8, 9]. 또한, UHF 대역 RFID 리더의 표준 채널간격인 200㎑/ 500Hz를 모두 만족하도록 19, 53㎑의 주파수해상도를 갖는 Fractional-N 주파수 합성기를 설계하였다[1 이.
VCO의 이득이 커지면 제어전압에 대한 민감도가 커져 위상잡음이 나빠지게 된다. 그러나 설계한 주파수합성기는 24~36㎒/V의 작은 VCO 이득으로도 UHF RFID 리더의 전 대역을 만족하도록 설계하였다.
기준신호 인가는 크리스탈 발진기를 사용하는 방법과 signal generator의 신호를 사용하는 두 가지 방법을 선택할 수 있도록 구성하였고, 스위치를 이용하여 Dblock의 분주비를 외부에서 제어 할 수 있도록 하였다.
또한 출력 신호 파형의 대칭성이 우수한 장점이 있다. 넓은 주파수 tuning range와 낮은 VCO 이득을 얻기 위해 4bit 제어 신호로 동작하는 캐패시터 bank를 구성하였고, 플리커(1/f) 잡음이 작은 PMOS 바이어스 단을 사용하였다
일반적인 다단 MASH 구조의 변조기는 단 수가 많아 질 수 록 더많은 미분기와 덧셈기 구현에 대한 부담이 커진다. 따라서 본 논문에서는 미분기와 덧셈기를 분주비 매핑회로로 대체하여, 칩 면적과 전력 소모를 줄였다. 분주비 매핑회로는 각각의 누산기의 carry 신호인 C₁, C₂, C₃에 따라 발생하는 분주비의 제어 값을 정의하여 설계하였다.
8GHz 대역에서 발진하도록 설계하였고, dual-modulus 프리스케일러 전단에 고속의 주파수 분주기를 사용하여 900㎒ 대역으로 변환되도록 하였다[8, 9]. 또한, UHF 대역 RFID 리더의 표준 채널간격인 200㎑/ 500Hz를 모두 만족하도록 19, 53㎑의 주파수해상도를 갖는 Fractional-N 주파수 합성기를 설계하였다[1 이.
본 논문에서는 UHF 대역 RFID 리더용 Fractional-N 주파수합성기를 설계하였고, 칩 제작을 하였다. 측정 결과 설계된 주파수는 해당 응용분야를 지원하는 UHF 전 대역의 주파수를 만족하며, l00㎑ offset에서 -l03dBc/Hz의 위상잡음 특성을 갖는다.
따라서 본 논문에서는 미분기와 덧셈기를 분주비 매핑회로로 대체하여, 칩 면적과 전력 소모를 줄였다. 분주비 매핑회로는 각각의 누산기의 carry 신호인 C₁, C₂, C₃에 따라 발생하는 분주비의 제어 값을 정의하여 설계하였다.
만족하도록 설계를 하였다. 설계된 주파수합성기는 작은 면적과 저전력 실현을 위해서 3차 MASH 유형의 시그마- 델타 변조기에서 덧셈기와 미분기를 분주비 매핑회로로 대체하였으며, dual-modulus 프리스케일러에서 전력소모가 적은 TSPC(True Single Phase Clocked) 형태의 CCD (complementary clocking dynamic) 플립플롭을 설계하였다 [6, 7]. VCO는 직접 변환 수신기에서의 LO pulling 효과를 최소화하기 위해 1.
표 2에 다른 논문의 주파수합성기와 비교 분석하였다. 설계 된 주파수합성기는 [2]번 논문의 주파수합성기처럼 UHF 대역 전 대역을 만족 할 뿐만 아니라 19.

대상 데이터

설계된 주파수합성기는 TSMC 0.18en MM/RF 1-poly 6-metal CMOS 공정을 사용하여 칩 제작을 하였다. 루프필터를 제외한 전체 주파수 합성기의 제작된 칩 사진을 그림 14에 나타내었다.
설계된 회로는 크게 두 개의 블록 (Dblcok, PLL)으로 구성된다.
즉정에 사용된 장비로는 Signal generator(Agilent E4432B), Power supply (T ektronix PS2521G), Spectrum analyser(Nexl NS-265), Oscilloscope(HP infinium 54825A)를 사용하였다.

성능/효과

VCO는 그림에서볼 수 있듯이 대칭구조로 설계하여 부정합을 최대한 감소시켰다. 그리고 VCO회로 내부의 신호라인을 최대한 두껍게 설계하여 라인의 기생 저항 값을 줄였으며 공진부의 품질계수(quality factor) 값이 줄어드는 현상을 감소시켰다.
99mm2로써 무선통신 단말기에 적합한 작은 크기와 적은 전력소모 특성을 갖는다. 따라서 본 논문에서 설계한 주파수합성기는 기존의 주파수합성기보다 더 나은 특성을 낼 수 있다.
8GHz 출력신호와 주파수 분주기에 의해서 2분주 된 900㎒ 신호의 위상잡음 특성 모의실험 결과이다. 모의실험 결과 1.8GHz 발진 신호와 2분주 된 900㎒ 신호는 lOO㎑ offset 에서 각각 -98.8dBc/Hz, -104.9dBc/Hz의 위상잡음 특성을 나타낸다. 따라서 주파수분주기에 의해 6dBc/Hz의 위상 잡음이 개선 되는 것을 알수 있다.
설계 된 주파수합성기는 [2]번 논문의 주파수합성기처럼 UHF 대역 전 대역을 만족 할 뿐만 아니라 19.53㎑의 작은 주파수 해상도에 의해서 한국과 미국의 표준채널 간격인 200㎑/500㎑를 모두 만족한다. 또한 [2, 3, 4]번 논문의 낮은 위상잡음을 만족하면서도 더 적은 전류를 소모하며 [5]번논문과 비슷한 전류소모로도 더 낮은 위상잡음 특성을 갖는다.
설계하였고, 칩 제작을 하였다. 측정 결과 설계된 주파수는 해당 응용분야를 지원하는 UHF 전 대역의 주파수를 만족하며, l00㎑ offset에서 -l03dBc/Hz의 위상잡음 특성을 갖는다. 주파수 해상도는 19.

참고문헌 (10)

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상세보기
Khannur P. B., Xuesong Chen, Dan Lei Yan, Dan Shen, Bin Zhao, Kumarasamy Raja, M., Ye Wu, Ajjikuttira A.B., Wooi Gan Yeoh, Singh R., "An 860 to 960MHz RFID Reader IC in CMOS," Radio Frequency Integrated Circuits (RFIC) Symposium, pp. 269-272, June 2007
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상세보기
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상세보기
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상세보기
B. H. Park, "Design of fractional-N synthesizer with a 1-bit high-order interpolative Modulator for 3G mobile phone application," Journal of Semiconductor Technology and Science, vol. 2, pp. 41-48, 2002

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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