본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.
본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.
In this paper, we investigated abnormal ESD failure on guard-rings in the smart power IC fabricated with $0.35{\mu}m$ Bipolar-CMOS-DMOS (BCD) technology. Initially, ESD failure occurred below 200 V in the Machine Model (MM) test due to current crowding in the parasitic diode associated wi...
In this paper, we investigated abnormal ESD failure on guard-rings in the smart power IC fabricated with $0.35{\mu}m$ Bipolar-CMOS-DMOS (BCD) technology. Initially, ESD failure occurred below 200 V in the Machine Model (MM) test due to current crowding in the parasitic diode associated with the guard-rings which are generally adopted to prevent latch-up in high voltage devices. Optical Beam Induced Resistance Charge (OBIRCH) and Scanning Electronic Microscope (SEM) were used to find the failure spot and 3-D TCAD was used to verify cause of failure. According to the simulation results, excessive current flows at the comer of the guard-ring isolated by Local Oxidation of Silicon (LOCOS) in the ESD event. Eventually, the ESD failure occurs at that comer of the guard-ring. The modified comer design of the guard-ring is proposed to resolve such ESD failure. The test chips designed by the proposed modification passed MM test over 200 V. Analyzing the test chips statistically, ESD immunity was increased over 20 % in MM mode test. In order to avoid such ESD failure, the automatic method to check the weak point in the guard-ring is also proposed by modifying the Design Rule Check (DRC) used in BCD technology. This DRC was used to check other similar products and 24 errors were found. After correcting the errors, the measured ESD level fulfilled the general industry specification such as HBM 2000 V and MM 200V.
In this paper, we investigated abnormal ESD failure on guard-rings in the smart power IC fabricated with $0.35{\mu}m$ Bipolar-CMOS-DMOS (BCD) technology. Initially, ESD failure occurred below 200 V in the Machine Model (MM) test due to current crowding in the parasitic diode associated with the guard-rings which are generally adopted to prevent latch-up in high voltage devices. Optical Beam Induced Resistance Charge (OBIRCH) and Scanning Electronic Microscope (SEM) were used to find the failure spot and 3-D TCAD was used to verify cause of failure. According to the simulation results, excessive current flows at the comer of the guard-ring isolated by Local Oxidation of Silicon (LOCOS) in the ESD event. Eventually, the ESD failure occurs at that comer of the guard-ring. The modified comer design of the guard-ring is proposed to resolve such ESD failure. The test chips designed by the proposed modification passed MM test over 200 V. Analyzing the test chips statistically, ESD immunity was increased over 20 % in MM mode test. In order to avoid such ESD failure, the automatic method to check the weak point in the guard-ring is also proposed by modifying the Design Rule Check (DRC) used in BCD technology. This DRC was used to check other similar products and 24 errors were found. After correcting the errors, the measured ESD level fulfilled the general industry specification such as HBM 2000 V and MM 200V.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 0.35um BCD 공정을 사용하여 기존의 정전기보호 회로 및 실험을 통해 개선된 회로로 제작한 스마트 파워 IC제품에 HBM과 MM 모드의 정전기 테스트를 실시하였다. 표 1은 기존의 정전기보호 회로의 평가 결과로써 HBM과 MM 중 MM 모드에서 규격을 만족시키지 못하는 불량이 발생하였다.
본 논문에서는 이러한 고 전력 반도체의 정전기 내성 신뢰성 보장을 레이아웃 단계에서 검증 반영하기 위한 실험을 실제 칩 기반에서 진행하였다. 이를 위해 0.
제안 방법
가드링의 가장자리 영역에서 비정상적으로 발생한 정전기 불량현상을 전기적으로 분석하기 위해 3D- TCAD(3-Dirensional Technology Computer Aided Design) 시뮬레이터를 사용하였다, 과도한 정전기 전류가 내부 회로로 유입될 경우, 가드링 가장자리 영역의 전계와 전류 흐름을 3D 시뮬레이션 결과를 통해서 파악할 수 있었다.
그림 5에서와 같이 스마트파워 IC의 경우에도 LDMOS를 외부소자와 분리하기 위해 더블 가드링 구조를 사용했다. 고전압을 견디기 위해 N+영역 안에 Deep-nwell과 Shallow-nwell(SNW) 을 사용하여 내압을 유지하였다. 이와 같은 가드링 구조는 스마트 파워 IC에서 많이 사용되는 구조로 정상 상태의 누설 전류와 래치업 측면에서 우수하다.
레이아웃에서 보면 일반 소자의 픽업라인을 가드링으로 인식할 수 있기 때문에 안쪽 면적이 조건과 같은 최소면적이 되어야 한다 그리고 고전압 소자의 가드링은 Deep-Nwell과 Shallow-Nwell을 사용하기 때문에 가드링 폭이 최소 5 pm 이상이 된다. 그러므로 일반 픽업라인과 가드링을 구별하기 위해서는 가드링의 폭이 최소 5pm 이상인 경우에 액티브를 찾도록 하였다. 그 액티브 영역에서 90 도로 각진 가장자리영역이 있다면 DRC 에러가 발생한다.
기존의 정전기 방지회로의 가장 큰 문제인 MM에서 200V 규격을 만족하지 못하는 이유를 SEM 및 T-CAD 시뮬레이션을 통해 정전기 불량 원인을 분석하였다. 그 결과 과도한 정전기 전류가 원하지 않는 경로를 통해 들어와 내부 회로의 가드링 가장자리 영역에 전류 과밀현상으로 파괴된 것을 알 수 있었다.
다른 제품에서 동일한 정전기 불량을 막기 위해서 레이아웃 완료 후에 실시하는 Design Rule Check(DRC) 을 보완하였다. 그림 12에서와 같이 가드링을 DRC 상에서 정의하기 위해서 가드링 안쪽 면적 이 lOOiimX lOOn m이상 되는 영역을 먼저 체크한다.
추가로 효과를 예측하기 위하여 3D T-CAD 시뮬레이션을 진행한 결과 라운딩 처리된 영역의 전계는 라운딩 가장자리 주변으로 퍼지는 것을 확인할 수 있었으며 라운딩 영역에 contact0] 없는 경우 그 전계 분산 효과가 더 커짐을 알 수 있었다. 동일한 구조를 Test Element Group(TEG)로 구성하여 검증을 하였고 실제 제품에 적용하여 정전기 내성 평가에서 MM모델 테스트에서 200V 이상의 결과를 얻었다.
개선된 방법을 실제 제품에 적용한 결과, MM평가에서 200V이상으로 정전기 내성이 향상된 것을 검증하였다. 또한 BCD공정을 사용하고 있는 다른 제품에서 동일한 정전기 불량을 방지하기 위해 DRC를 활용한 자동 설계 검증 방법을 사용하였다. 동일 제품에 적용한 결과 24개의 에러를 검출하였으며 수정 완료한 제품은 가드링 코너에서 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V, MM 200V를 만족하는 결과를 얻었다.
불량이 나타날 수가 있다. 본 논문에서 연구된 가드링 구조는 일반적인 더블 가드링 구조이다. 이런 더블 가드링 구조의 경우 정전기 전류통로가 되어 불량을 유발하였다.
실험을 실제 칩 기반에서 진행하였다. 이를 위해 0.35pm 급 Bipolar-CMOS-DEMOS(BCD) 공정에서 Local Oxidation of Silicon (LOCOS) 기반의 스마트파워 IC제품을 제작 HBM과 MM 정전기 내성을 평가하고 분석하였다'2~3〕. 정전기 파괴 메커니즘을 분석하기 위해 Scanning electronic microscope(SEM)을 사용하여 파괴된 지점을 확인하고 3D-TCAD 시뮬레이션을 이용하여 정전기 불량의 물리적 현상을 분석 및 검증하였다.
특히 제품에 사용한 LOCOS공정의 경우 Vcc가 걸리는 가드링 코너 영역에서 정전기 전류에 더 취약한 구조라는 것을 시뮬레이션으로 확인하였다. 이를 해결하기 위해 정전기 전류 과밀 현상을 완화시키기 위해서 가드링 가장자리영역을 45도로 라운딩 처리하고 그 부분의 Contact을 제거하도록 레이아웃을 변경하였다. 개선된 방법을 실제 제품에 적용한 결과, MM평가에서 200V이상으로 정전기 내성이 향상된 것을 검증하였다.
정전기 불량을 해결하기 위한 방법으로 LOCOS 공정상 가장 취약한 가드링 코너영역에 전류 과밀현상이 발생되는 것을 방지하기 위해 그림 11에서와 같이 Vcc에 연결되어 있는 SnweU/Deep-Nwell/N+를 45도 각도로 라운딩 처리하였고 그 부분의 contact을 제거하여 전계의 집중 현상을 최소화하도록 레이아웃을 변경하였다. 추가로 효과를 예측하기 위하여 3D T-CAD 시뮬레이션을 진행한 결과 라운딩 처리된 영역의 전계는 라운딩 가장자리 주변으로 퍼지는 것을 확인할 수 있었으며 라운딩 영역에 contact0] 없는 경우 그 전계 분산 효과가 더 커짐을 알 수 있었다.
35pm 급 Bipolar-CMOS-DEMOS(BCD) 공정에서 Local Oxidation of Silicon (LOCOS) 기반의 스마트파워 IC제품을 제작 HBM과 MM 정전기 내성을 평가하고 분석하였다'2~3〕. 정전기 파괴 메커니즘을 분석하기 위해 Scanning electronic microscope(SEM)을 사용하여 파괴된 지점을 확인하고 3D-TCAD 시뮬레이션을 이용하여 정전기 불량의 물리적 현상을 분석 및 검증하였다.
대상 데이터
기존회로의 MM 불량분석을 위해 Optical Beam Induced Resistance Charge(C)BIRCH) 와 Scanning Electronic Microscope (SEM)를 사용하였다. 그림 3 eSEM을 이용한 불량 위치를 보여준다.
(그림 7)」이 위에서 언급한 이유로 인해 LOCOS 공정의 가드링 구조에서 가장자리 영역은 높은 전계가 걸리기 쉽다는 것을 알 수 있다. 본 실험에 사용한 가드링의 기본구조는 Vcc를 Shallow-Nwell(SNW)과 Deep-Nwell(Eteep-NW) 로 형성된 가드링에 연결하고 Vss 는 Shallow- Pwell(SPW)에 연결을 하였다. 그렇기 때문에 가드 링과 P+ pick-up(SPW)사이에는 Parasitic diode가 형성되게 된다.
성능/효과
이를 해결하기 위해 정전기 전류 과밀 현상을 완화시키기 위해서 가드링 가장자리영역을 45도로 라운딩 처리하고 그 부분의 Contact을 제거하도록 레이아웃을 변경하였다. 개선된 방법을 실제 제품에 적용한 결과, MM평가에서 200V이상으로 정전기 내성이 향상된 것을 검증하였다. 또한 BCD공정을 사용하고 있는 다른 제품에서 동일한 정전기 불량을 방지하기 위해 DRC를 활용한 자동 설계 검증 방법을 사용하였다.
그 결과 과도한 정전기 전류가 원하지 않는 경로를 통해 들어와 내부 회로의 가드링 가장자리 영역에 전류 과밀현상으로 파괴된 것을 알 수 있었다. 특히 제품에 사용한 LOCOS공정의 경우 Vcc가 걸리는 가드링 코너 영역에서 정전기 전류에 더 취약한 구조라는 것을 시뮬레이션으로 확인하였다.
가능성이 점점 높아지고 있다. 그러므로 IC 회로의 신뢰성을 보장하기 위해 고 신뢰도의 정전기 보호회로를 개발하는 것이 성공적인 칩 설계를 위한 중요한 요인 중 하나로 인식되고 있다특히, 고전압 IC의 경우, 큰 전계와 높은 전류밀도로 인해 정전기로부터 보호할 정전기 소자를 개발하는데 어려움을 겪고 있으며 적합한 정전기 보호 소자를 고집적 회로에 적용하였다고 하여도 공급전원에 연결되어 있는 가드링(Guard rinG과접지 사이에 존재하는 기생 다이오드와 같이 원하지 않는 경로를 통해 정전기가 들어와 내부 회로가 파괴되는 현상을 볼 수 있었다. 이런 문제점을 극복하기 위해 정전기소자에 보호성능을 향상 시키거나 회로 상에서 정전기를 보호하는 회로를 삽입하여 설계하고 있다図 그러나 기존의 경우 고전압 고 신뢰도를 요구하는 반도체의 경우 설계 레이아웃(Layout)이 정전기 내성에 미치는 효과 및 이를 설계단계에서 검출할 수 있는 설계방법론이 확립되어 있지 못한 실정이다.
또한 BCD공정을 사용하고 있는 다른 제품에서 동일한 정전기 불량을 방지하기 위해 DRC를 활용한 자동 설계 검증 방법을 사용하였다. 동일 제품에 적용한 결과 24개의 에러를 검출하였으며 수정 완료한 제품은 가드링 코너에서 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V, MM 200V를 만족하는 결과를 얻었다.
만약 가드링 가장자리가 45도로 라운딩 처리 되었다고 해도 가장자리영역 안에 Contact이 있다면 DRC 에러가 발생하게 된다. 수정된 DRC를 정전기 불량이 발생한 제품에 적용한 결과 16개의 DRC 에러가 검출되었고 검출된 DRC 에러는 모두 유효한 에러임을 확인할 수 있었다. DRC 에러 검출률을 높이기는 방법을 보완하면 타 스마트 파워 제품에 적용할 수 있다.
이것은 그림 3 에서 Vss에 연결된 최외각의 Pepi/SpweW+ 픽업 라인과 Vcc에 연결된 안쪽의 Snwell/Deep-Nwell/N + 가드링 사이에 전류가 밀집되어 실리콘 기판이 녹은 부분과 일치함을 확인할 수 있었다. 실험과 시뮬레이션을 통해 LOCOS 공정의 Isolation구조에서 구형의 코너 영역에 높은 전계가 발생하여 취약한 코너 영역에서 과도전류로 인해 실리콘 기판 상에서 흠집이 발생하는 것을 확인할 수 있으며, Contact 역시 열에 의해 파괴됨을 알 수 있다.
그림 3 eSEM을 이용한 불량 위치를 보여준다. 정전기 불량이 발생한 지점은 정전기 보호회로 또는 내부 회로가 아닌 가드링 영역이라는 것이 확인되었다. 가드링의 목적은 특정 회로를 격리시키기 위한 방법으로 사용되기도 하지만 CMOS공정에서 기생적으로 생기는 래치업 구조를 막기 위해 주로 사용한다図 일반적인 정전기 불량은 정전기 보호회로가 과도한 정전기 전류를 충분히 감당하지 못하여 발생하거나, 정전기 과도 전류가 내부 회로로 유입되었을 경우 발생한다.
변경하였다. 추가로 효과를 예측하기 위하여 3D T-CAD 시뮬레이션을 진행한 결과 라운딩 처리된 영역의 전계는 라운딩 가장자리 주변으로 퍼지는 것을 확인할 수 있었으며 라운딩 영역에 contact0] 없는 경우 그 전계 분산 효과가 더 커짐을 알 수 있었다. 동일한 구조를 Test Element Group(TEG)로 구성하여 검증을 하였고 실제 제품에 적용하여 정전기 내성 평가에서 MM모델 테스트에서 200V 이상의 결과를 얻었다.
그 결과 과도한 정전기 전류가 원하지 않는 경로를 통해 들어와 내부 회로의 가드링 가장자리 영역에 전류 과밀현상으로 파괴된 것을 알 수 있었다. 특히 제품에 사용한 LOCOS공정의 경우 Vcc가 걸리는 가드링 코너 영역에서 정전기 전류에 더 취약한 구조라는 것을 시뮬레이션으로 확인하였다. 이를 해결하기 위해 정전기 전류 과밀 현상을 완화시키기 위해서 가드링 가장자리영역을 45도로 라운딩 처리하고 그 부분의 Contact을 제거하도록 레이아웃을 변경하였다.
참고문헌 (10)
Ban P. Wong, Nano-CMOS Circuit and Physical Design, A John Wiley & Sons, INC., Publication, England, 2005. p. 157-158
박재영, 송종규, 장창수, 김산홍, 정원영, 김택수, "고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로", 전자공학회논문지, 제46권 SD편 제1호, pp.1-5, 2009년 1월
Ajith Arnerasekera, Charvaka Duvvury, ESD in Silicon Integrated Circuits, John Wiley & Sons, LTD Publication, England, 2002 .. pp.27-28
R.G. Wagner. J. Soden, C.F. Hawkins, "Extent and Cost of EOS;ESD Damage In An IC Manufacturing Process", in proceedings of the 15th EOS/ESD symposium, pp.49-55, 1993
JEDEC Standard JESD22-A114-B, "Electrostatic discharge(ESD) sensitivity testing human body model" June, 2000
EIA/JEDEC Standard Test Method A115-A, "Electrostatic discharge(ESD) sensitivity testing machine model(MM)" EIA/JEDEC, 1997
Mankoo Lee, "Influence of Machine Model ESD Stress on the Failure Thresholds of CMOS Protection Circuit Elements" circuits and systems, vol. 4, pp. 117-120, 1996
Steven H. Voldman, ESD Physics And Devices, John Wiley & Sons, LTD Publication, England, 2004. pp.221-224
Steven H. Voldman, ESD Physics And Devices, John Wiley & Sons, LTD Publication, England, 2004. pp.203-213
Steven H Voldman, ESD Physics and Devices, John Wiley & Sons, LTD Publication, England, 2004. p. 203-207
※ AI-Helper는 부적절한 답변을 할 수 있습니다.