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문제 정의
- 본 논문에서는 화상 처리용 메모리에 적용 가능한 고속 병렬 테스트 및 다양한 fault를 감지할 수 있는 precharge/predischarge 테스트 회로가 제안되었다. 또한 제안된 테스트는 다양한 test pattern을 사용하여, neighborhood sensitive fault등도 감지 가능할 뿐만 아니라 테스트 회로를 블록 단위로 설계함으로써 hierarchical bit line과 divided word line 메모리 구조에도 적용될 수 있다.
가설 설정
- (TTR)를 정의 하였다. TTR은 각각의 블럭에 수개의 faulty cell이 존재한다고 가정하고, parallel test 수행시간과 individual test 시간을 비교한 것으로써 (3) 과 같이 나타낼 수 있다. ⑶을 바탕으로 memory block size(test group size) 와 memory capacity0, ] 따른 TTR 을 Fig.
제안 방법
- 1pF 이다. Bit line과 I/O line도 같은 방법을 사용하여 모델링 하였다.
- Fig. 2와 같이, 회로 시뮬레이션의 부담을 덜기 위해 전체 셀 어레이의 상, 하, 좌, 우 코너를 제외한 모든 어레이는 등가의 RC model로 대체하였다. 즉, 전체 25, 344의 셀 중 worst case 에 해당하는 1, 152 (18x16x4)개의 셀은 6 transistors SRAM 셀 모델로 simulation이 수행되고, 나머지는 간단한 3 segment T interconnectiori모델로 대체 되었으며 이에 따라 write drivers와 sense amps도 각각 72개, 36개가 사용되었다.
- Precharge/predischarge 회로는 bit line을 precharge/predischarge하는 역할을 수행하고, 테스트 circuit과 함께 bit line에 연결되어 있다. Precharge/predischarge time 및 test time올 줄이기 위해 column pass transistor# 통해 local block과 global I/O는 분리되도록 하였다. 또한 Fig.
- 4(b)와 같이 8개의 저항을 6T SRAM에 더하여 모델링 하였다. Pull up과 pull down fault를 바탕으로 발생 가능한 모든 상황을 반영하기 위하여, interconnection의 단절의 경우 저항 값을 무한대로 하고, 트랜지스터가 약화될 경우, 저항 값을 증가 시켜 모델링하였다. 또한, access transistor fault와 같은 것은 pull up/down 능력이 모두 떨어지게 되므로, 양쪽 fault 모두에 의하여 모델링 되었다.
- 또한, access transistor fault와 같은 것은 pull up/down 능력이 모두 떨어지게 되므로, 양쪽 fault 모두에 의하여 모델링 되었다. 구체적으로, pull down fault의 경우 pull down transistor와 Vss사이 저항, Rpd_l 이나 Rpd_r로, pull up fault는 Rpu_l 이나 Rpu_r로, cross coupling interconnection fault는 Rcc_u나 Rcc_b로, access transistor fault는 Ra_l 이나 Ra_r로 각각 모델링 하였다.
- 디코딩 지연시간을 줄이기 위해 row decoder는 Fig. 1과 같이 셀 어레이의 중앙에 위치하도록 하였으며, access로 인한 delay를 줄이기 위해 sense amps와 write driver는 I/O 라인의 중심에 위치하게 설계하였다. Word line diiver는 global 및 local word line driver.
- 로 단계적으로 구성하였다. 또한 read를 최적화할 수 있도톡 bit line equalization 및 conditioning 회로가 설계되었으며, LTPS 공정의 큰 RC d이ay를 극복하기 위해 면적을 크게 증가시키지 않는 범위 내에서 셀 어레이를 충분히 구동 가능한 크기로 설계 하였다. 제안된 내장되는 parallel test 회로는 서론에서 설명된 바와 같이, 다수의 메모리 셀로 구성되어 있는 블럭단위로 병렬로 테스트한다.
- 기존의 CMOS 프레임 버퍼质, 的의 경우, wide I/O 에 적합하도록 최대 396 I/O와 262K color를 위해 18b 단위의 메모리 블럭으로 설계되었다. 본 논문에서 설계된 메모리도 이 경우에 맞추어 18 bit단위로 64 word line을 사용하여 25, 344bit (18x22x4x4x4) 용량과 396 I/O (782개의 write diiver와 396개의 sense amp를 포함)를 목표로 설계되었으며, Fig. 1에 나타난 바와 같이후에 기술될 본 논문에서 제안된 parallel test 회로와 함께 precharge/predischarge/bit line conditioning 회로 등으로 구성 되었다.
- 본 논문에서는, Fig. 5와 같이 메모리의 local block (1152 cells) 마다 parallel test 회로가 내장되어 동시에 parallel test를 먼저 수행한 후, individual 메모리 셀 테스트함으로서 다수의 모든 메모리 셀을 순차적으로 테스트하는데 소요되는 시간을 감소시키도록 하였다. Parallel test 회로는 precharge test 회로와 predischarge test 회로로 구성되며 각각은 pull up, pull down fault를 감지한다.
- 필요하다. 이러한 문제를 해결하기 위해 내부의 I/O line을 사용하는 parallel test방법을 제안하였다. 이방 안은 제한된 수의 외부 I/O가 아닌 다수의 내부 I/O line을 병렬적으로 사용하여, 낮은 overhead의 테스트 회로만 사용하면서, 테스트 시간을 감소시키는 장점이 있다.
- 일반적인 system on panel 및 엠베디드 프레임 버퍼 SRAM 에 적용 가능한 고속 병렬 테스트 회로가 memory core 및 주변회로와 함께 설계되었다. 설계된 메모리는 396 I/O, 25, 344 bit의 용량을 가지고 있으며, 4um LTPS TFT공정을 기준으로, read/write access time이 각각 303/202ns으로, 3.
- 제안된 parallel test 에는 precharge/predischarge test 를 모두 수행할 수 있도록 설계되었으며. SRAM이 complementary한 데이터를 바탕으로 데이터가 저장되고, read시 bit line pair와 I/O line pair를 구동한다는 특징을 이용하여, faulty 셀을 감지한다.
- 또한 read를 최적화할 수 있도톡 bit line equalization 및 conditioning 회로가 설계되었으며, LTPS 공정의 큰 RC d이ay를 극복하기 위해 면적을 크게 증가시키지 않는 범위 내에서 셀 어레이를 충분히 구동 가능한 크기로 설계 하였다. 제안된 내장되는 parallel test 회로는 서론에서 설명된 바와 같이, 다수의 메모리 셀로 구성되어 있는 블럭단위로 병렬로 테스트한다. 자세한 회로 구성방안에 대하여서는 후술한다.
- 하나의 메모리 ' 블럭에 해당하는 12, 672 (18xlb64)개의 셀마다 한 쌍의 테스트 회로와 테스트 과정에서 필요한 precharge/predischarge 회로가 구성되었다. 테스트 회로는 load를 줄이기 위해, 다른 메모리 블럭 및 I/O line과 column pass transistor로 분리될 수 있도록 설계하였다.
- 감지하는 것이 이상적이다. 하지만 이미 기술된 바와 같이 테스트 실행 시 데이터 패턴이 일정할 경우 neighborhood sensitive fault등이 발생할 경우, 감지하기 어려워져, 이를 해결하기 위한 테스트 데이터 pattern 생성 알고리즘이 연구되었다区 제안된 parallel test에서는 neighborhood 셀 간에, 다른 test data를 입력하는 등 다양한 테스트 패턴을 사용할 수 있도록 하여, 이와 같은 단점을 극복하도톡 하였다.
대상 데이터
- Test circuit overhead 측면에 있어서, 하나의 memory block에 해당하는 12, 672개의 셀 마다의 precharge/predischarge test 회로가 사용되었다. Test I/O를 통해 Fault 유무 판단은, Exclusive OR gate만으로 충분히 구현 가능하여, 테스트 회로 블록 당 트랜지스터 개수는 550 ((18x2 + 6 + 8) X 11)개로 한 블록 당셀 어레이의 총 트랜지스터 개수에 해당하는 75, 752 (25, 344 X 6)의 0.
- 즉, 전체 25, 344의 셀 중 worst case 에 해당하는 1, 152 (18x16x4)개의 셀은 6 transistors SRAM 셀 모델로 simulation이 수행되고, 나머지는 간단한 3 segment T interconnectiori모델로 대체 되었으며 이에 따라 write drivers와 sense amps도 각각 72개, 36개가 사용되었다. 모델링에 사용된 metal line의 sheet resistance(Rs)는 1.05 Q/口 이며 capacitance는 2.53fF이다. Layout은 28um(가로) x 46.
- 설계된 메모리는 396 I/O, 25, 344 bit의 용량을 가지고 있으며, 4um LTPS TFT공정을 기준으로, read/write access time이 각각 303/202ns으로, 3.3MHz clock에서 1.3Gb/s 의 bandwidth# 가진다. Parallel test와 기존 테스트와 test time ratio를 이용하여 성능이 분석되었으며, 메모리 용량이 크고 test group size가 클수록 더 큰 효과를 나타내었으며, 16Mb 메모리에 test group size가 1024 개 셀일 경우 약 1000배까지 성능이 향상 되었다.
- 2와 같이, 회로 시뮬레이션의 부담을 덜기 위해 전체 셀 어레이의 상, 하, 좌, 우 코너를 제외한 모든 어레이는 등가의 RC model로 대체하였다. 즉, 전체 25, 344의 셀 중 worst case 에 해당하는 1, 152 (18x16x4)개의 셀은 6 transistors SRAM 셀 모델로 simulation이 수행되고, 나머지는 간단한 3 segment T interconnectiori모델로 대체 되었으며 이에 따라 write drivers와 sense amps도 각각 72개, 36개가 사용되었다. 모델링에 사용된 metal line의 sheet resistance(Rs)는 1.
- 자세한 회로 구성방안에 대하여서는 후술한다. 하나의 메모리 ' 블럭에 해당하는 12, 672 (18xlb64)개의 셀마다 한 쌍의 테스트 회로와 테스트 과정에서 필요한 precharge/predischarge 회로가 구성되었다. 테스트 회로는 load를 줄이기 위해, 다른 메모리 블럭 및 I/O line과 column pass transistor로 분리될 수 있도록 설계하였다.
이론/모형
- 4um LTPS공정을 바탕으로, simulation^}/] 위하여, RSI lev이 62 모델이 사용되었다. Fig.
- Parallel test의 성능을 비교하기 위해 Test Time Ratio (TTR)를 정의 하였다. TTR은 각각의 블럭에 수개의 faulty cell이 존재한다고 가정하고, parallel test 수행시간과 individual test 시간을 비교한 것으로써 (3) 과 같이 나타낼 수 있다.
성능/효과
- 3Gb/s 의 bandwidth# 가진다. Parallel test와 기존 테스트와 test time ratio를 이용하여 성능이 분석되었으며, 메모리 용량이 크고 test group size가 클수록 더 큰 효과를 나타내었으며, 16Mb 메모리에 test group size가 1024 개 셀일 경우 약 1000배까지 성능이 향상 되었다. 다양한 test pattern을 활용하여, neighborhood sensitive fault까지 감지할 수 있는 방안이 논의되었다.
- 14의 predischarge test과정도 precharge test 과정과 유사하다. 다만 bit line은 최대 VDD - |Vth| 까지만 pull up 되므로 테스트 회로의 由ivei■가 VDD - 2|Vth|이하의 전압을 감지 할 수 있도록 하였으며, 파형 상 bit line pair 가 VDD - |Vth| 이상 구동 되지 않음을 확인할 수 있다. Parallel write와 parallel read access delay의 최악조건 시뮬레이션 결과를 Table 6에 요약하였다.
- Fault coverage를 결정하는 테스트 알고리즘에 따라, 테스트에 소모되는 시간은, 메모리의 bit 용량을 n이라고 할 때, march, checker test pattern 일 경우 O(n)이며, 보다 fault coverage가 높은, exhaustive, GALPAT 같은 경우, O(n x ]Og2n) 또는 O(n2) 로 알려져 있다的 따라서 BIST나 DFT (design for testability) 를 전혀 고려하지 않고 설계한다면 테스트 시간이 많이 걸리게 된다13 메모리 테스트는 Bum in 테스트网를 포함하여 여러 가지의 테스트를 수반하게 되므로, 많은 생산 효율상 부담이 생기게 된다. 이에 더하여, System on Panel 반도체 공정은 이미 서술된 바와 같이 낮은 수율을 가지고 있어, 조밀한 배치를 필요로 하는 Embedded image memory의 효율적 인 BIST 방법bu의 중요성은 보다 증대 되었다. Embedded memory는 향후 전체 메모리의 상당 부분을 차지할 것으로 확실시 되어皿, 이와 같은 테스트 방법에 대한 응용 범위는 매우 넓다.
- 제안된 parall신 test 방안은 다양한 test pattern과 함께, Fig. 9와 같이 hierarchical bit line, divided word line 구조u이에서 각각 SRAM local 블록 단위로 테스트할 수 있어, 최근의 SRAM 구조에도 적용 가능하다.
후속연구
- 또한 제안된 테스트는 다양한 test pattern을 사용하여, neighborhood sensitive fault등도 감지 가능할 뿐만 아니라 테스트 회로를 블록 단위로 설계함으로써 hierarchical bit line과 divided word line 메모리 구조에도 적용될 수 있다. 또한 제안된 parallel test는 LTPS 공정뿐만 아니라 일반 CMOS 공정에서도 적용될 수 있다. II장에서는 LTPS SRAM 어레이 아키텍쳐와 control 회로에 대하여, HI장에서는 parallel test 회로설계에 대하여 기술하였으며, IV장에서는 성능이 비교되었고, V장에서는 HSPICE를 통한 simulation 결과를 나타내었다.
- 또한 제안된 테스트는 다양한 test pattern을 사용하여, neighborhood sensitive fault등도 감지 가능할 뿐만 아니라 테스트 회로를 블록 단위로 설계함으로써 hierarchical bit line과 divided word line 메모리 구조에도 적용될 수 있다. 또한 제안된 parallel test는 LTPS 공정뿐만 아니라 일반 CMOS 공정에서도 적용될 수 있다.
- 다양한 test pattern을 활용하여, neighborhood sensitive fault까지 감지할 수 있는 방안이 논의되었다. 제안된 parallel test와 다양한 테스트 데이터 사용방법은 LTPS 외의 cache와 같은 다른 엠베디드 메모리 테스트 분야에도 적용 가능하다.
- 제안된 고속, low test circuit overhead parallel test 방법과 test 데이터 pattern 발생 방법은 LTPS 공정 등의, SOP 뿐만 아니라 기존의 CMOS공정의 메모리에도 적용되어, cache 나 embedded memory 뿐 아니라, SRAM을 사용하는 모든 메모리에 응용될 수 있다.
- 4um (세로)가 SRAM 셀 크기眈를 기초로 산출되었다. 향후 LTPS 공정의 발달에 따라, 보자 적은 셀 크기를 얻을 것으로 예측된다. Word line width는 4um를 사용하였으며, 계산된 SRAM면적을 바탕으로 Fig.
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