[논문]채널 구조에 따른 1T-DRAM Cell의 메모리 특성

장기현; 정승민; 박진권; 조원주

doi:10.4313/jkem.2012.25.2.96

채널 구조에 따른 1T-DRAM Cell의 메모리 특성
Memory Characteristics of 1T-DRAM Cell by Channel Structure 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.25 no.2, 2012년, pp.96 - 99

장기현 (광운대학교 전자재료공학과) , 정승민 (광운대학교 전자재료공학과) , 박진권 (광운대학교 전자재료공학과) , 조원주 (광운대학교 전자재료공학과)

Abstract ▼ AI-Helper

We fabricated fully depleted (FD) SOI-based 1T-DRAM cells with planar channel or recessed channel and the electrical characteristics were investigated. In particular, the dependence of memory operating mode on the channel structure of 1T-DRAM cells was evaluated. As a result, the gate induced drain leakage current (GIDL) mode showed a better memory property for planar type 1T-DRAM. On the other hand, the impact ionization (II) mode is more effective for recessed type.

주제어

AI 본문요약
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문제 정의

채널 구조에 따른 1T-DRAM의 측정방법에 관한 메모리 특성을 연구하였다. Recessed 구조의 경우, planar 구조에 비하여 드레인 전류가 작지만, 소스/드레인과 채널영역 기판간의 접합 면적이 작아 누설전류가 개선되었다.

제안 방법

Recessed 구조의 경우 LPCVD (low pressure chemical vapor deposition)을 이용하여 고농도의 n-type 다결정 실리콘을 증착하여 소스 및 드레인을 형성하였다. 건 식각을 이용하여 recessed 채널을 형성한 후 RF 스퍼터를 이용하여 게이트 절연막으로 SiO₂를 증착하였다. 게이트 전극으로는 e-beam evaporator를 이용하여 알루미늄을 증착하였다.
두 구조의 소자 모두 소스 및 드레인 영역의 활성화를 위해 950℃로 N₂/O₂ 분위기에서 30초 동안 급속 열처리를 실시하였으며 계면상태 개선을 위해 후속 열처리 공정은 2% H₂/N₂의 혼합 가스 분위기에서 450℃로 30분 간 후속열처리를 진행하였다. 그림 1은 채널 구조에 따라 제작된 1T-DRAM의 구조도이며, 채널 길이와 폭은 각각 10/20 µm 이다.
하지만 채널 구조에 따라 소자의 전기적 특성의 차이가 있으므로, 채널 구조에 따른 메모리 특성을 분석하여 각 구조에 적합한 구동방법을 찾아야할 필요가 있다. 본 연구에서는 planar 타입과 recessed 타입의 채널 구조를 가지는 완전 공핍된 1T-DRAM을 제작하여 전기적 특성을 분석하였으며, impact ionization (II)과 GIDL (gate induced drain leakage)를 이용하여 메모리 특성을 평가하고, 각 구조에 적합한 메모리 구동방법을 확인하였다.
Recessed 구조의 경우 소스/드레인이 기판과의 접합 깊이가 거의 없으므로, 기판위에 축적된 정공과 접합 누설전류간의 재결합이 개선된다 [7]. 본 연구에서는 완전 공핍된 SOI 기판을 사용하여, impact ionization에 의해 생성된 정공이 축적되게 하기 위해서 기판에 -20 V의 전압을 인가하였다. 두 소자 모두 kink effect가 발생하는 것을 확인함으로써 floating body effect을 이용하여 1T-DRAM의 구동 가능성을 확인할 수 있었다.
Planar 구조의 경우, 게이트 절연막은 건식 산화를 이용해 SiO₂를 성장시켰으며, 게이트 전극으로는 LPCVD를 이용하여 고농도로 도핑된 n-type 다결정 실리콘을 증착하였다. 소스 및 드레인 영역을 형성하기 위해 플라즈마 도핑시스템을 이용하여 phosphorus를 주입시켰다.
기판으로는 상부 실리콘과 매몰 산화막이 각각 100 nm와 200 nm인 (100) 방향의 p-type SOI 기판을 사용하였다. 포토리소그래피와 건 식각 과정을 이용하여 활성화 영역을 형성하였다. Recessed 구조의 경우 LPCVD (low pressure chemical vapor deposition)을 이용하여 고농도의 n-type 다결정 실리콘을 증착하여 소스 및 드레인을 형성하였다.

대상 데이터

건 식각을 이용하여 recessed 채널을 형성한 후 RF 스퍼터를 이용하여 게이트 절연막으로 SiO₂를 증착하였다. 게이트 전극으로는 e-beam evaporator를 이용하여 알루미늄을 증착하였다. Planar 구조의 경우, 게이트 절연막은 건식 산화를 이용해 SiO₂를 성장시켰으며, 게이트 전극으로는 LPCVD를 이용하여 고농도로 도핑된 n-type 다결정 실리콘을 증착하였다.
기판으로는 상부 실리콘과 매몰 산화막이 각각 100 nm와 200 nm인 (100) 방향의 p-type SOI 기판을 사용하였다. 포토리소그래피와 건 식각 과정을 이용하여 활성화 영역을 형성하였다.

성능/효과

GIDL 방법으로 측정할 경우에 recessed 구조는 7 μA, planar 구조는 17 μA의 sensing margin을 보여 planar 구조에서 메모리 특성이 더 좋은 것을 확인하였다.
II 방법으로 측정할 경우에 planar 구조는 5 μA, recessed 구조는 18 μA의 sensing margin을 보여 recessed 구조에서 메모리 특성이 더 좋은 것을 확인하였다.
Recessed 구조의 경우, planar 구조에 비하여 드레인 전류가 작지만, 소스/드레인과 채널영역 기판간의 접합 면적이 작아 누설전류가 개선되었다. 그 결과 kink effect 후 증폭된 전류량이 planar 구조보다 큰 것을 확인하였다. 이에 따라 recessed 구조의 경우 II 방법을 이용하여 1T-DRAM 구동을 할 경우 효과적인 메모리 특성을 확인할 수 있었다.
Planar 구조의 경우, 게이트와 드레인이 중첩되는 영역이 넓다. 그 결과 높은 GIDL 전류를 나타내므로, GIDL 방법을 이용하여 1T-DRAM 구동을 할 경우 효과적인 메모리 특성을 확인할 수 있었다. 따라서 효과적인 메모리 특성을 얻기 위해서, 채널 구조에 따라 적합한 측정방법을 적용하여야 한다.
본 연구에서는 완전 공핍된 SOI 기판을 사용하여, impact ionization에 의해 생성된 정공이 축적되게 하기 위해서 기판에 -20 V의 전압을 인가하였다. 두 소자 모두 kink effect가 발생하는 것을 확인함으로써 floating body effect을 이용하여 1T-DRAM의 구동 가능성을 확인할 수 있었다.
이는 기존 DRAM의 구조와는 달리 캐패시터 영역이 필요하지 않아 복잡한 공정과정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 또한 SOI (silicon-on-insulator) 기판을 사용함으로써 기존의 벌크 실리콘 기판에 비하여, 기생 정전 용량이 감소되어 고속 동작이 가능하고, 스위칭 동작을 향상시키며, 누설전류를 줄일 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 장점은?	이러한 문제점을 해결하기 위해 대체 기술이 끊임없이 연구되고 있는 가운데, 하나의 트랜지스터와 하나의 캐패시터로 구성된 기존의 DRAM과 달리 하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 연구가 활발히 진행되고 있다 [1-4]. 이는 기존 DRAM의 구조와는 달리 캐패시터 영역이 필요하지 않아 복잡한 공정과정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 또한 SOI (silicon-on-insulator) 기판을 사용함으로써 기존의 벌크 실리콘 기판에 비하여, 기생 정전 용량이 감소되어 고속 동작이 가능하고, 스위칭 동작을 향상시키며, 누설전류를 줄일 수 있다.
	반도체 소자의 크기가 나노미터 영역으로 작아지면서 DRAM의 캐패시터 영역을 작게 만들어야 하는 문제를 해결하기 위하여 어떤 연구가 진행되고 있는가?	최근 반도체 칩의 트랜지스터 집적화 기술이 발달함에 따라 소자의 크기가 나노미터 영역으로 작아지면서 DRAM (dynamic random access memory)의 캐패시터 영역을 작게 만들어야 하는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위해 대체 기술이 끊임없이 연구되고 있는 가운데, 하나의 트랜지스터와 하나의 캐패시터로 구성된 기존의 DRAM과 달리 하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 연구가 활발히 진행되고 있다 [1-4]. 이는 기존 DRAM의 구조와는 달리 캐패시터 영역이 필요하지 않아 복잡한 공정과정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다.
	SOI기판을 사용하는 것의 장점은?	이는 기존 DRAM의 구조와는 달리 캐패시터 영역이 필요하지 않아 복잡한 공정과정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 또한 SOI (silicon-on-insulator) 기판을 사용함으로써 기존의 벌크 실리콘 기판에 비하여, 기생 정전 용량이 감소되어 고속 동작이 가능하고, 스위칭 동작을 향상시키며, 누설전류를 줄일 수 있다.

참고문헌 (7)

S. Okhonin, M. Nagoga, J. M. Sallese, and P. Fazan, IEEE Electron Devices Lett., 23, 85 (2002).

상세보기
M. Bawedin, S. Cristoveanu, and D. Flandre, Solid State Electron, 51, 1252 (2007).

상세보기
M. Bawedin, S. Cristoloveanu, and D. Flandre, IEEE Electron Devices Lett., 29, 795 (2008).

상세보기
K. Kim, C. G. Hwang, and J. G. Lee, IEEE Electron Devices Lett., 45, 598 (1998).

상세보기
J. Y. Kim, C. S. Lee, S. E. Kim, I. B. Chung, Y. M. Choi, B. J. Park, J. W. Lee, D. I. Kim, Y. S. Hwang, J. M. Park, D. H. Kim, N. J. Kang, M. H. Cho, M. Y. Jeong, H .J. Kim, J. N. Han, S. Y. Kim, B. Y. Nam, H. S. Park, S. H. Chung, J. H. Lee, J. S. Park, H. S. Kim, Y. J. Park and K. N. Kim, VLSI. Symp. Tech. Dig., 11 (2003).
P. H. Bricout and E. Dubois, IEEE Trans. Elec. Dev., 43, 1251 (1996).

상세보기
S. M. Sze and K. Ng. Kwok, Physics of Semiconductor Devices, 3rd ed. (John Wiley & Sons, New Jersey 2007) p. 343.

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