[논문]마이크로 전력의 축차근사형 아날로그-디지털 변환기를 위한 시간 도메인 비교기

어지훈; 김상훈; 장영찬

doi:10.6109/jkiice.2012.16.6.1250

마이크로 전력의 축차근사형 아날로그-디지털 변환기를 위한 시간 도메인 비교기
A Time-Domain Comparator for Micro-Powered Successive Approximation ADC 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.16 no.6, 2012년, pp.1250 - 1259

어지훈 (금오공과대학교 전자공학과) , 김상훈 (금오공과대학교 전자공학과) , 장영찬 (금오공과대학교 전자공학부)

초록
AI-Helper

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

Abstract ▼ AI-Helper

In this paper, a time-domain comparator is proposed for a successive approximation (SA) analog-to-digital converter (ADC) with a low power and high resolution. The proposed time-domain comparator consists of a voltage-controlled delay converter with a clock feed-through compensation circuit, a time amplifier, and binary phase detector. It has a small input capacitance and compensates the clock feed-through noise. To analyze the performance of the proposed time-domain comparator, two 1V 10-bit 200-kS/s SA ADCs with a different time-domain comparator are implemented by using 0.18-${\mu}m$ 1-poly 6-metal CMOS process. The measured SNDR of the implemented SA ADC is 56.27 dB for the analog input signal of 11.1 kHz, and the clock feed-through compensation circuit and time amplifier of the proposed time-domain comparator enhance the SNDR of about 6 dB. The power consumption and area of the implemented SA ADC are 10.39 ${\mu}W$ and 0.126 mm2, respectively.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

따라서 본 논문에서는 전압제어지연 라인 구조를 이용한 시간-도메인 비교기 대신에 DAC의 출력이 두개의 트랜지스터에만 인가되어 DAC의 loading effect를 감소시킬 수 있고, 클럭 피드-스루 노이즈 보상을 간단히 할 수 있으며, 전압제어지연 라인 구조보다 면적을 줄일 수 있는 전압제어지연 변환기 (VCDC)를 사용한 시간-도메인 비교기를 제안한다. 그리고 클럭 피드-스루 노이즈 보상을 위한 replica 회로를 포함한 전압제어 지연 비교기, 시간 증폭기(TA), 그리고 바이너리 위상검출기로 구현된 시간-도메인 비교기와 replica 회로를 포함하지 않는 전압제어지연 변환기 회로와 바이너리 위상 검출기로만 구현된 시간-도메인 비교기 두 가지 구조를 설계한다.

가설 설정

그림 3(a)은 클럭 피드-스루 보상을 위한 replica 회로를 포함하지 않는 전압제어지연 변환기 회로를 나타내며, 그림 3(b)은 클럭 피드-스루 노이즈 보상을 위해 replica 회로를 포함한 전압제어지연 변환기 회로를 나타낸다. 그림 3(a)과 (b)의 전압제어지연 변환기 회로의 동작은동일하다. CLK이 low 일때, P₁, P₂의 노드는 VDD로 충전된다.

제안 방법

그리고 축차근사레지스터 로직으로부터의 노이즈 유입을 막기 위해 10-μm이상의 가드링을 이용하여 SC-DAC의 블록을 보호 하였다.
그리고 클럭 피드-스루 노이즈 보상을 위한 replica 회로를 포함한 전압제어 지연 비교기, 시간 증폭기(TA), 그리고 바이너리 위상검출기로 구현된 시간-도메인 비교기와 replica 회로를 포함하지 않는 전압제어지연 변환기 회로와 바이너리 위상 검출기로만 구현된 시간-도메인 비교기 두 가지 구조를 설계한다.
축차근사형 아날로그-디지털 변환기 구조는 sprit capacitor-DAC (SC-DAC)와 시간-도메인 비교기, 축차근사 레지스터 로직 (SAR logic)으로 구성된다. 또한 제안하는 축차근사형 아날로그-디지털 변환기는 더미 캐패시터(dummy capacitor)와 부스트랩 아날로그 스위치 (bootstrapped analog switch)를 사용하여 향상된 선형성을 가지는 SC-DAC를 소개한다. 제 2장에서는 시간-도메인 비교기를 설명한다.
세 가지의 시간-도메인 비교기의 각 특성을 비교하였으며, 시간-도메인 비교기의 성능을 확인하기 위해 rail-to-rail 입력 전압 범위를 가지는 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 제안되었다. SC-DAC는 더미 캐패시터와 부스트랩 아날로그 스위치를 사용하여 선형성을 향상시켰다.
소면적, 저전력 그리고 높은 노이즈 면역력을 가지기 위해, 차동 구조의 SC-DAC를 제안한다. 그림 7(a)은 SC-DAC 회로를 나타낸다.
유닛 캐패시터 (C_U)의 기생 캐패시터 성분을 줄이기 위해 metal-5와 metal-6 사이의 metal-insulator-metal (MIM) 캐패시터를 사용한다.그리고 SC-DAC의 스위치 트랜지스터는 스위칭 동작 동안 발생되는 아날로그 노이즈를 줄이기 위해 작은 사이즈로 설계되었다.
이에 시간-도메인 비교기의 성능을 파악하기 위해 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 제안된다. 축차근사형 아날로그-디지털 변환기 구조는 sprit capacitor-DAC (SC-DAC)와 시간-도메인 비교기, 축차근사 레지스터 로직 (SAR logic)으로 구성된다.
그리고 replica 회로와 시간 증폭기를 포함하는 비교기와 이를 포함하지 않는 비교기에 따라 축차근사형 아날로그-디지털 변환기의 해상도는 대략 6 dB의 차이를 나타낸다. 제안된 축차근사형 아날로그-디지털 변환기는 1V 공급 전압을 가지는 0.18-um 1-poly 6-metal CMOS 공정을 사용하여 설계하였다. 전력 소모와 코어면적은 각각 10.
제안된 축차근사형 아날로그-디지털 변환기는 railto-rail 입력 범위를 가지며 그림 6(a)에 나타난 SC-DAC, 시간-도메인 비교기, 그리고 축차근사 레지스터 로직으로 구성된다.

대상 데이터

제안된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기는 1V 공급 전압을 가지는 0.18-um 1-poly 6-metal CMOS 공정을 사용한다. 200-kS/s의 sampling rate를 사용하기 위해서 2.

성능/효과

이는 시간-도메인 비교기의 해상도와 클럭 피드-스루 노이즈의 보상에 따라 축차근사형 아날로그-디지털 변환기의 해상도에 미치는 영향을 확인 할 수 있다. 아날로그 입력이 11.1 kHz 일 때, replica 회로와 시간 증폭기를 포함한 SA ADC2의 측정된 SNDR은 56.27 dB를 나타내며 결과적으로 9.05-bits의 ENOB를 가진다. 99.

질의응답

핵심어	질문	논문에서 추출한 답변
	제안하는 시간-도메인 비교기의 특징은 무엇인가?	제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.
	시간-도메인 비교기의 구성은 어떻게 되는가?	본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다.
	시간-도메인 비교기가 저전압 및 저전력에 적합한 구조인 근거는 무엇인가?	최근 무선 센서, 휴대용 진단장치, 그리고 energy harvest 시스템과 같은 저전력의 특성을 요구하는 응용분야를 위해 8∼12-bit, 100-kS/s 정도의 샘플링 속도를 가지는 아날로그-디지털 변환기의 연구가 활발히 이루어지고 있다. 아날로그-디지털 변환기의 구조 중 축차근사형 구조는 최소의 아날로그 블록을 사용함으로 소면적, 저전력 응용 분야에 적합한 구조이다[1-3]. 특히 최소의 아날로그 블록을 이용하는 축차근사형 아날로그-디지털 변환기(SA ADC)의 구현에서 전력소모를 최소화하기 위한 최적의 방법으로 공급전압을 낮추는 것이다. 하지만 rail-to-rail의 입력 범위를 가지는 축차근사형 아날로그-디지털 변환기의 경우 공급전압이 낮아짐에 따라 점차 비교기의 해상도는 향상되어야한다. 이에 전압 비교기 대신 시간-도메인 비교기(timedomain comparator)가 저전압 및 저전력에 적합한 구조이다.

참고문헌 (6)

N. Verma, A. P. Chandrakasan, "An ultra low energy 12-bit rate-resolution scalable SAR ADC for wireless sensor nodes," IEEE J. Solid- State Circuits, vol.42, no.42, pp.1196-1205, Jun.2007

상세보기
H.-C. Hong, G.-M. Lee, "A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC," IEEE J. Solid-State Circuits, vol.42, no.10, pp.2161-2168, Oct.2007.

상세보기
A. Agnes, E. Bonizzoni, P. Malcovati, and F. Maloberti, "A 9.4-ENOB 1V 3.8uW 100kS/s SAR ADC with Time-Domain Comparator", in IEEE Int. Solid- State Circuits Conf. Dig.Tech. Papers, pp.246-247, Feb.,2008
S.-K. Lee, S.-J. Park, Y. Suh, H.-J. Park, and J.-Y. Sim, "A 1.3 ${\mu}$ W 0.6V 8.7-ENOB Successive Approximation ADC in a 0.18 ${\mu}$ m CMOS," in Proc. IEEE VLSI Circuit Symp, pp.242-243, Jun.,2009.
S.-K. Lee, Y.-H. Seo, Y. Suh, H.-J. Park, J.-Y. Sim, "A 1GHz ADPLL with a 1.25ps Minimum-Resolution Sub-Exponent TDC in 0.18 ${\mu}$ m CMOS," in IEEE Int. Solid- State Circuits Conf. Dig.Tech. Papers, pp.482-483, Feb.2010
S.-h. KIM, Y.-H. Lee, H.-J. Chung, and Y.-C. Jang, "A Bootstrapped Analog Switch with Constant On- Resistance," IEICE TRANSACTIONS on Electronics, vol.E94-C, no. 6, pp. 1069-1071, Jun. 2011.

상세보기

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증