Recently, the demand for the miniaturization of printed circuit boards has been increasing, as electronic devices have been sharply downsized. Conventional multi-layered PCBs are limited in terms their use with higher packaging densities. Therefore, a build-up process has been adopted as a new multi...
Recently, the demand for the miniaturization of printed circuit boards has been increasing, as electronic devices have been sharply downsized. Conventional multi-layered PCBs are limited in terms their use with higher packaging densities. Therefore, a build-up process has been adopted as a new multi-layered PCB manufacturing process. In this process, via-holes are used to connect each conductive layer. After the connection of the interlayers created by electro copper plating, the via-holes are filled with a conductive paste. In this study, a desmear treatment, electroless plating and electroplating were carried out to investigate the optimum processing conditions for Cu via filling on a PCB. The desmear treatment involved swelling, etching, reduction, and an acid dip. A seed layer was formed on the via surface by electroless Cu plating. For Cu via filling, the electroplating of Cu from an acid sulfate bath containing typical additives such as PEG(polyethylene glycol), chloride ions, bis-(3-sodiumsulfopropyl disulfide) (SPS), and Janus Green B(JGB) was carried out. The desmear treatment clearly removes laser drilling residue and improves the surface roughness, which is necessary to ensure good adhesion of the Cu. A homogeneous and thick Cu seed layer was deposited on the samples after the desmear treatment. The 2,2'-Dipyridyl additive significantly improves the seed layer quality. SPS, PEG, and JGB additives are necessary to ensure defect-free bottom-up super filling.
Recently, the demand for the miniaturization of printed circuit boards has been increasing, as electronic devices have been sharply downsized. Conventional multi-layered PCBs are limited in terms their use with higher packaging densities. Therefore, a build-up process has been adopted as a new multi-layered PCB manufacturing process. In this process, via-holes are used to connect each conductive layer. After the connection of the interlayers created by electro copper plating, the via-holes are filled with a conductive paste. In this study, a desmear treatment, electroless plating and electroplating were carried out to investigate the optimum processing conditions for Cu via filling on a PCB. The desmear treatment involved swelling, etching, reduction, and an acid dip. A seed layer was formed on the via surface by electroless Cu plating. For Cu via filling, the electroplating of Cu from an acid sulfate bath containing typical additives such as PEG(polyethylene glycol), chloride ions, bis-(3-sodiumsulfopropyl disulfide) (SPS), and Janus Green B(JGB) was carried out. The desmear treatment clearly removes laser drilling residue and improves the surface roughness, which is necessary to ensure good adhesion of the Cu. A homogeneous and thick Cu seed layer was deposited on the samples after the desmear treatment. The 2,2'-Dipyridyl additive significantly improves the seed layer quality. SPS, PEG, and JGB additives are necessary to ensure defect-free bottom-up super filling.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
CCL(copper clad lamination)에 레이저를 이용하여 직경 120 μm와 깊이 100 μm의 BVH를 형성한 기판에 디스미어 처리를 하였다. 이는 seed layer 형성에 있어 레이저 드릴링된 via표면과 내부에 잔존하는 잔사를 제거하고, seed layer인 구리와의 밀착력을 향상시키기 위해서이다. 디스미어 공정은 수지팽윤(sweller), 과망간산 에칭(permanganate treatment), 중화(neutralizer)7) 과정을 3회 수행하였다.
제안 방법
을 하였다. Bottom-up super filling의 형상, 즉 결함이 없는 via filling을 위해 억제제, 가속제, 평활제 등의 다양한 유기물을 첨가하였고, 전자현미경(scanning electron microscopy)을 이용하여 기판의 전처리와 첨가제에 따른 표면 형상을 관찰하였으며, bottom-up super filling의 최적조건에 대해 고찰해보았다.
CCL(copper clad lamination)에 레이저를 이용하여 직경 120 μm와 깊이 100 μm의 BVH를 형성한 기판에 디스미어 처리를 하였다.
전류밀도가 증가함에 따라 top의 모서리에서 국부적으로 도금이 진행되어 via가 제대로 채워지지 않은 것을 확인할 수 있다. Fig. 4와 Fig. 5의 결과와 같이 DC 방식을 사용하여 첨가제 없이 super via filling 형상을 만들기에는 한계가 있어 BVH의 표면에서 억제, 가속, 평활의 역할을 하는 첨가제를 사용하였다. Fig.
기판의 금속막은 전해액에 대해 소수성을 가지므로 이를 친수성으로 전환시키기 위해 시편 위에 전해액을 떨어트린 후 via 내부의 기포를 빼내고, 내부까지 용액이 쉽게 들어갈 수 있도록 진공처리를 해주었다. Seed layer와 전해액과의 친수성 전환 단계를 마친 후 시편을 전해액 안에 넣고 시편의 너비에 따라 전류밀도 및 시간, 첨가제의 양을 변화시켜 전해도금을 실시하였다. 전류는 DC로 인가하였으며, 전류밀도(10~20 mA/cm2)와 시간(1~2 hr)을 변화시켰다.
4는 디스미어/무전해 처리 후 전해도금시간에 따른 via filling의 형상을 관찰한 결과이다. Via filling 과정에서 DC 전류방식으로 10 mA/cm2의 전류밀도를 인가 하였다. 초기 60분은 seed layer형성된 BVH의 벽면을 따라 도금이 시작되고, 120분에서는 top 모서리의 도금층이 두꺼워졌다.
9,10) 도금액의 조성은 Table 2에 나타내었다. Via-filling의 형상을 확인하기 위해 에폭시 마운팅 후 경면 가공하고, 미세구조를 전자현미경(SEM)으로 관찰하였다.
따라서 기판을 전해액에 넣기 전에 H2SO4 수용액에 산세를 하였다. 기판의 금속막은 전해액에 대해 소수성을 가지므로 이를 친수성으로 전환시키기 위해 시편 위에 전해액을 떨어트린 후 via 내부의 기포를 빼내고, 내부까지 용액이 쉽게 들어갈 수 있도록 진공처리를 해주었다. Seed layer와 전해액과의 친수성 전환 단계를 마친 후 시편을 전해액 안에 넣고 시편의 너비에 따라 전류밀도 및 시간, 첨가제의 양을 변화시켜 전해도금을 실시하였다.
5는 전류밀도 변화에 따른 via filling형상을 관찰한 결과이다. 도금 시간은 60분으로 고정시켜놓고 10, 20, 30 mA/cm2로 전류밀도를 변화시켰다. 10 mA/cm2에서는 BVH 벽면에서부터 filling이 진행되고, 30 mA/cm2에서는 top모서리의 도금층이 두꺼워졌다.
이는 seed layer 형성에 있어 레이저 드릴링된 via표면과 내부에 잔존하는 잔사를 제거하고, seed layer인 구리와의 밀착력을 향상시키기 위해서이다. 디스미어 공정은 수지팽윤(sweller), 과망간산 에칭(permanganate treatment), 중화(neutralizer)7) 과정을 3회 수행하였다. 미세 조도를 확보하기 위해 NaOH와 유기용매를 이용하여 수지팽윤을 하고 내층의 레진 잔사 제거, 홀 벽면 세정, 표면 거칠기 증가를 위해 NaOH와 KMnO4를 이용하여 과망간산 에칭을 하였다.
마지막으로 이산화망간 잔류물의 환원 및 제거를 위해 H2SO4와 H2O2를 이용하여 중화하였다. 디스미어 처리된 BVH 벽면의 Cu seed layer 형성을 위해 무전해 구리도금을 하였으며 전처리로써 비금속인 BHV 벽면에 예민화/활성화 처리를 하였다. SnCl2 10 g을 HCl 30 ml에 넣고 증류수로 1 L 를 만든 용액에 침적한 후, PdCl2 용액을 이용한 활성화 과정을 순차적으로 수행하였다.
본 연구에서는 CCL(copper clad lamination)에 직경 120 μm와 깊이 100 μm의 BVH를 형성한 후 디스미어 처리, 무전해 구리도금 그리고 구리전해도금을 실시하였다. 또한 기판의 전처리 및 첨가제가 via filling에 미치는 영향에 대하여 고찰하였다. 디스미어 처리횟수가 증가함에 따라 BVH에 벽면의 잔존 잔사가 깨끗하게 제거되고, 표면 거칠기가 미세화되었다.
디스미어 공정은 수지팽윤(sweller), 과망간산 에칭(permanganate treatment), 중화(neutralizer)7) 과정을 3회 수행하였다. 미세 조도를 확보하기 위해 NaOH와 유기용매를 이용하여 수지팽윤을 하고 내층의 레진 잔사 제거, 홀 벽면 세정, 표면 거칠기 증가를 위해 NaOH와 KMnO4를 이용하여 과망간산 에칭을 하였다. 마지막으로 이산화망간 잔류물의 환원 및 제거를 위해 H2SO4와 H2O2를 이용하여 중화하였다.
본 연구에서는 CCL(copper clad lamination)에 직경 120 μm와 깊이 100 μm의 BVH를 형성한 후 디스미어 처리, 무전해 구리도금 그리고 구리전해도금을 실시하였다.
본 연구에서는 효율적으로 PCB와 수동부품을 연결하기 위해 BVH(blind via hole)를 형성하고, 디스미어(desmear) 처리, 무전해 구리도금5)을 이용하여 seed layer 형성 후 전해 도금을 통해 Cu via filling6)을 하였다. Bottom-up super filling의 형상, 즉 결함이 없는 via filling을 위해 억제제, 가속제, 평활제 등의 다양한 유기물을 첨가하였고, 전자현미경(scanning electron microscopy)을 이용하여 기판의 전처리와 첨가제에 따른 표면 형상을 관찰하였으며, bottom-up super filling의 최적조건에 대해 고찰해보았다.
대상 데이터
전류는 DC로 인가하였으며, 전류밀도(10~20 mA/cm2)와 시간(1~2 hr)을 변화시켰다.8) 결함 없는 via filling을 위하여 bottom-up super filling의 형상이 충족되어야 하며 이를 위해 억제제(PEG), 가속제(SPS), 평활제(JGB)의 유기물 첨가제를 함유한 도금액을 이용하였다.9,10) 도금액의 조성은 Table 2에 나타내었다.
성능/효과
특히 PCB와 수동부품 사이에 via를 형성하고 이를 전기 전도도와 도금 특성이 우수한 Cu로 채우는 Cu via filling 공정을 이용하여 기판 실장 면적감소, 고집적화, 고속신호, 전기전도 및 열전도 특성을 향상시킴으로써 와이어 본딩에 의한 단점을 보완할 수 있다.3) 하지만 via 크기와 종횡비, 기판의 종류에 따라 Cu via filling의 조건이 다르고, 또한 불량도 발생 한다. 이를 해결하기 위해서 via형태에 따른 bottom-up super filling 조건이 필요하다.
8(e, f)는 위의 실험결과를 바탕으로 JGB 양을 조절하였다. SPS(20 ppm), PEG(600 ppm), JGB(10 ppm)를 첨가한 전해액에 전류밀도 20 mA/cm2, 60분 동안 via filling 형상을 관찰한 결과, 전체적으로 bottom-up super filling의 형상이 충족되어 결함 없이 via가 채워지며 결함이 발생한 via도 없었다.
이는 첨가제가 Cu에 흡착하여 석출반응을 억제하고 안정성 향상에 기여한다고 판단된다. SPS(20 ppm), PEG(600 ppm), JGB(10 ppm)를 첨가한 전해액에서 DC 방식으로 전류를 인가하여(20 mA/cm2), 60분간 filling 실험을 한 결과가 via filling의 최적조건임을 확인할 수 있었다.
또한 기판의 전처리 및 첨가제가 via filling에 미치는 영향에 대하여 고찰하였다. 디스미어 처리횟수가 증가함에 따라 BVH에 벽면의 잔존 잔사가 깨끗하게 제거되고, 표면 거칠기가 미세화되었다. 수지팽윤, 과망간산 에칭, 중화 과정 즉, 디스미어 처리를 통해 에폭시 수지 면을 세정, 유리섬유를 에칭, 망간산화물이 제거된다고 판단된다.
무전해 도금에서 디스미어 처리 후 첨가제(2,2'-Dipyridyl)를 사용한 결과 Cu seed layer가 균일하게 전착되었다.
질의응답
핵심어
질문
논문에서 추출한 답변
PCB는 어떻게 만들어지는가?
1) 하지만 현재 패키지 기술은 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있기 때문에 패키지 기술 개발로 고성능화, 소형화, 및 고밀도화에 대한 요구를 해결하려는 움직임이 있다. 모든 전자기기에 핵심부품으로 사용되는 PCB(printed circuit board)는 페놀/에폭시 등의 절연판 위에 구리 등의 동박을 부착시킨 다음, 회로간 연결 및 부품 탑재를 위한 via를 형성하여 만든다. 기존에는 수동부품(저항/캐패시터/인덕터)과 PCB에 Au 와이어 본딩을 이용해 신호를 전달하였다.
Au 와이어 본딩을 통한 수동부품과 PCB의 신호 전달 방법은 어떤 문제점이 있는가?
기존에는 수동부품(저항/캐패시터/인덕터)과 PCB에 Au 와이어 본딩을 이용해 신호를 전달하였다. 하지만 전체적인 배선의 길이가 길기 때문에 신호 전달속도의 감소, 저조한 고주파 특성 및 I/O 패드 증가로 인한 패키지 면적증가 등의 문제점이 있다.2) 최근에는 PCB 내부에 수동부품을 내장함으로써 수동부품들 간의 접속길이가 짧고 신호의 간섭/감소가 없는 고속제품에 유리한 임베디드(embedded) PCB의 개발이 활발히 이루어지고 있다.
PCB 기판에 via를 형성하는 공정은 어떤 방법을 이용하는 것이 일반적인가?
이를 해결하기 위해서 via형태에 따른 bottom-up super filling 조건이 필요하다. PCB 기판에 via를 형성하는 공정은 주로 레이저 드릴을 이용하는 방식이 일반적이다. 하지만 이는 고열에 의하여 에폭시부분이 녹아 내려 inner-layer와 via 벽을 덮는 잔사(smear)가 발생하는 문제점이 있다.
참고문헌 (10)
T. Kobayashi, J. Kawasaki, K. Mihara and H. Honma, Electrochim. Acta, 47, 85 (2001).
※ AI-Helper는 부적절한 답변을 할 수 있습니다.