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클록 보정회로를 가진 1V 1.6-GS/s 6-bit Flash ADC
1V 1.6-GS/s 6-bit Flash ADC with Clock Calibration Circuit 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.16 no.9, 2012년, pp.1847 - 1855  

김상훈 (금오공과대학교 대학원 전자공학과) ,  홍상근 (LIG 넥스원) ,  이한열 (금오공과대학교 대학원 전자공학과) ,  박원기 (전자부품연구원) ,  이왕용 (LIG 넥스원) ,  이성철 (전자부품연구원) ,  장영찬 (금오공과대학교 대학원 전자공학과)

초록
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클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

Abstract ▼ AI-Helper 아이콘AI-Helper

A 1V 1.6-GS/s 6-bit flash analog-to-digital converter (ADC) with a clock calibration circuit is proposed. A single track/hold circuit with a bootstrapped analog switch is used as an input stage with a supply voltage of 1V for the high speed operation. Two preamplifier-arrays and each comparator comp...

주제어

#클록 보정   #단일 track/hold   #저항 평균화 기법   #비교기  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 본 논문에서는 1V의 공급 전압에서 800 MHz 이상의 고속 아날로그 신호를 6-비트 디지털 신호로 변환하기 위한 1.6-GS/s flash ADC를 소개한다. 1V의 공급 전압에서 ADC의 아날로그 블록을 구현함에 있어 저항 평준화 기법과 디지털 보팅 회로를 이용하며, 1V의 공급 전압에서 flash ADC를 위한 입력 단의 설계 기법을 소개한다.
  • 6 GHz의 차동 클록을 받아 칩 내부 블록에 적합한 클록을 생성하여, 각 블록에서의 최적화된 타이밍을 위해 위상과 duty cycle을 제어한다. 본 연구에서는 통상적으로 50%의 듀티 비를 가지는 클록을 사용하는 일반 flash ADC 대비 고속의 비교기의 안정된 동작을 위해 최적화된 duty cycle을 가지는 클록을 사용함으로 flash ADC의 dynamic 특성을 향상시킨다.
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질의응답

핵심어 질문 논문에서 추출한 답변
1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기가 가진 회로는? 클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다.
최근 SoC (system on chip)의 추세는? 최근 SoC (system on chip)은 전력 소모를 줄이기 위해 공급 전압을 1V 이하로 낮추고 있다. 이에 따라 디지털 블록과 함께 ADC를 포함하는 아날로그 블록 역시 1V 이하의 공급 전압을 이용하는 설계가 요구되고 있다.
비교기의 리셋과 evaluation 시간은 클록의 duty cycle의 보정을 통해 최적화되어야 한다고 한 이유는? 92 비트로 가장 높게 나타났다. 즉, 비교기에서 evaluation 시간의 확보는 ADC 성능을 개선시킨다. 하지만 60 %이상에서는 리셋 시간의 감소로 인하여 동적 특성을 악화시켰다. 따라서 비교기의 리셋과 evaluation 시간은 클록의 duty cycle의 보정을 통해 최적화되어야 한다.
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참고문헌 (8)

  1. M. Choi and A.A. Abidi, "A 6-b 1.3Gsample/s A/D converter in 0.35- $\mu m$ CMOS," IEEE J. Solid-State Circuits, vol.36, no.12 pp.1847-1858, Dec. 2001. 

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  2. P. C. S. Scholtens and M. Vertregt, "A 6-b 1.6-Gsample/s flash ADC in 0.18- $\mu m$ CMOS using averaging termination," IEEE J. Solid-State Circuits, vol.37, no.12, pp.1599-1609, Dec. 2002. 

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  3. G. Geelen, "A 6-bit 1.1 Gsample/s CMOS A/D converter," in IEEE Int. Solid-State Circuits Conf., pp.128-129, Feb. 2001. 

  4. Y.-C. Jang, J.-H. Bae, S.-H. Park, J.-Y. Sim, and H.-J. Park, "An 8.8-GS/s 6-bit CMOS Time-Interleaved Flash Analog-to-Digital Converter with Multi-Phase Clock Generator," IEICE transaction on Electronics, vol. E90-C, no. 6, pp.1156-1164, Jun. 2007. 

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  5. S.-H. Kim, H.-Y. Lee, and Y.-C. Jang, "1V 2.56-GS/s 6-bit Flash ADC with Clock Calibration Circuit," Proceedings of the Korean Institute of Information and Commucation Sciences Conference, pp.436-439, Oct. 2011. 

  6. H. Banba, H. Shiga, A. Umezawa, T. Miyaba, T. Tanzawa, S. Atsumi, and K. Sakui, "A CMOS Bandgap Reference Circuit with Sub-1-V Operation," IEEE J. Solid-State Circuits, vol.34, no.5, pp.670-674, May. 1999. 

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  7. Y.-C. Jang, J.-H. Bae, H.-Y. Lee, Y.-S. You, J.-W. Kim, J.-Y. Sim, and H.-J. Park, "A 1.2V 7-bit 1GS/s CMOS Flash ADC with Cascaded Voting and Offset Calibration," IEEK Journal of Semiconductor Technology and Science, vol.8, no.4, pp.318-325, Dec. 2008. 

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  8. T.B. Cho and P.R. Gray, "A 10 b, 20 Msample/s, 35 mW pipeline A/D converter," IEEE J. Solid-State Circuits, vol.30, no.4, pp.166-172, Mar. 1995. 

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