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한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.17 no.2, 2013년, pp.414 - 422
정연호 (금오공과대학교 전자공학과) , 장영찬 (금오공과대학교 전자공학부)
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This paper describes a 10-bit 10-MS/s asynchronous successive approximation register (SAR) analog-to-digital converter (ADC) using a split-capacitor-based differential digital-to-analog converter (DAC). SAR logic and comparator are asynchronously operated to increase the sampling frequency. The time...
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| 핵심어 | 질문 | 논문에서 추출한 답변 |
|---|---|---|
| 기존의 SAR ADC에서 10-bit를 구현하는 방법으로 인한 문제는? | 기존의 SAR ADC에서는 10-bit을 구현하기 위해 리셋, 샘플구간, 그리고 10 번의 데이터 변환 주기를 포함하여 총 12 클록 주기의 변환 시간이 요구되고, 이에 따라 샘플링 주파수의 10 배 이상의 높은 클록 주파수가 요구된다. 이로 인해 시스템에서의 클록 공급이 어려워지며 전력소모가 증가된다. 위의 단점을 해결하기 위한 비동기 방식은 외부 클록에 의해 내부적으로 클록을 생성하여 전체 아날로그-디지털 변환기를 동작시킨다. | |
| 일반적인 SAR ADC의 특징은? | 이러한 요구를 만족시키기 위해 아날로그디지털 변환기 (ADC: analog-to-digital converter)를 설계 함에 있어 축차근사형 (SAR: successive approximation register) 구조가 주목을 받고 있다. 일반적인 SAR ADC는 클록 주파수가 해상도에 따라 비례하기 때문에 낮은 샘플링 속도를 가지는 센서 인터페이스나 바이오 응용 분야에 주로 이용되었다. 그러나 최근에는 비동기 방식의 SAR ADC가 제한되고, 수십 ~ 수백 MHz까지 샘플링 주파수를 가지는 SAR ADC가 연구되면서 pipeline ADC의 영역이었던 비디오, 통신 응용분야에 적용하게 되었다[1]. | |
| 기존의 SAR ADC에는 10-bit를 구현하기 위해 무엇이 요구되는가? | 본 논문에서는 10 MHz의 샘플링 주파수를 가지는 SAR ADC를 구현하기 위해 비동기 방식을 선택하였다. 기존의 SAR ADC에서는 10-bit을 구현하기 위해 리셋, 샘플구간, 그리고 10 번의 데이터 변환 주기를 포함하여 총 12 클록 주기의 변환 시간이 요구되고, 이에 따라 샘플링 주파수의 10 배 이상의 높은 클록 주파수가 요구된다. 이로 인해 시스템에서의 클록 공급이 어려워지며 전력소모가 증가된다. |
Cho, S.-H., Lee, C.-K., Kwon, J.-K. and Ryu, S.-T. "A 550-uW 10-b 40-MS/s SAR ADC With Multistep Addition-Only Digital Error Correction." IEEE J. Solid-State Circuits, vol. 46, no. 8, pp. 1881-1892, Aug. 2011.
S.-K. Lee, S.-J. Park, Y. Suh, H.-J. Park, and J.-Y. Sim, "A 1.3 $\mu$ W 0.6V 8.7-ENOB Successive Approximation ADC in a 0.18 $\mu$ m CMOS," in Proc. IEEE VLSI Circuit Symp, pp.242-243, Jun.,2009.
C.C. Liu, et. al., "A 10-bit 50-MS/s SAR ADC with a Monotonic Capacitor Switching Procedure," IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 731-740, Apr. 2010.
J. Yang, T. L. Naing, and R. W. Brodersen, "A 1 GS/s 6 Bit 6.7 mW successive approximation ADC using asynchronous processing," IEEE J. Solid-State Circuits, vol. 45, no. 8, pp. 1469-1478, Aug. 2010.
S.-W.M. Chen and R. W. Brodersen, "A 6b 600MS/s 5.3mW Asynchronous ADC in 0.13- $\mu$ m CMOS," IEEE J. Solid-State Circuits, vol. 41, no. 12, pp. 2669-2680, Dec. 2006.
T. Jiang, W. Liu, F. Y. Zhong, C. Zhong, K. Hu and P. Y. Chiang, "A Single-Channel, 1.25-GS/s, 6-bit, 6.08-mW Asynchronous Syccessive-Approximation ADC With Improved Feedback Delay in 40-nm CMOS," IEEE J. Solid-State Circuits, vol. 47, no. 10, pp. 2444-2453, Oct. 2012.
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오픈액세스 학술지에 출판된 논문
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