[논문]공정시간 및 온도에 따른 웨이퍼레벨 패키지 접합 최적설계에 관한 연구

고현준; 임승용; 김희태; 김종형; 김옥래

doi:10.7735/ksmte.2014.23.3.230

공정시간 및 온도에 따른 웨이퍼레벨 패키지 접합 최적설계에 관한 연구
Wafer Level Package Design Optimization Using FEM 원문보기

한국생산제조시스템학회지 = Journal of the Korean Society of Manufacturing Technology Engineers, v.23 no.3, 2014년, pp.230 - 236

고현준 (Graduate School of NID Fusion Technology, Seoul National University of Science Technology) , 임승용 (Graduate School of NID Fusion Technology, Seoul National University of Science Technology) , 김희태 (School of Mechanical Design and Automation Engineering, Seoul National University of Science Technology) , 김종형 (School of Mechanical Design and Automation Engineering, Seoul National University of Science Technology) , 김옥래 (Korea Institute of Industrial Technology)

Abstract ▼ AI-Helper

Wafer level package technology is added to the surface of wafer circuit packages to create a semiconductor technology that can minimize the size of the package. However, in conventional packaging, warpage and fracture are major concerns for semiconductor manufacturing. We optimized the wafer dam design using a finite element method according to the dam height and heat distribution thermal properties. The dam design influences the uniform deposition of the image sensor and prevents the filling material from overflowing. In this study, finite element analysis was employed to determine the key factors that may affect the reliability performance of the dam package. Three-dimensional finite element models were constructed using the simulation software ANSYS to perform the dam thermo-mechanical simulation and analysis.

주제어

AI 본문요약
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문제 정의

본 논문은 3,600초간 공정온도를 80℃～200℃까지의 변화를 주어 온도 상승 구속조건에 대한 열전달 해석을 글라스 웨이퍼 및댐 형상에 대하여 진행하였고, 그 결과를 바탕으로 웨이퍼레벨 패키지 접합 공정에 대한 최적 설계를 진행하였다. 해석 결과를 통해 시간에 따른 웨이퍼 칩 전체에 증가하는 온도 분포가 150℃이하 일때 보다 균일하고 온도 편차가 미비함을 확인 하였으며, 또한 댐형상의 증가하는 온도 분포가 균일하고 온도 차이가 적음을 확인하였다.
본 논문은 웨이퍼 레벨 패키지에서 공정상의 영향을 미치는 댐형상이 형성된 글라스 웨이퍼를 수치해석을 이용하여 공정 시 시간 및 열 특성 조건을 기준으로 웨이퍼 칩 모델에 따른 열의 분표 경향과 열 편차 및 휨 현상을 예측하고 해석 결과를 바탕으로 이미지센서 패키지에 있어 웨이퍼 공정에 필요시 되는 최적설계를 진행 신뢰성 설계기술을 확보하는데 목적이 있다.

가설 설정

대류열전달계수 h[W/m²K]는 유동장의 양상, 유체의 종류 등 유동형태에 의존한다. 대류 열전달은 강제대류와 자연 대류로 나뉘며 모델링에서는 자연대류로 가정한다.

제안 방법

2 × 2 웨이퍼 칩의 해석은 웨이퍼 칩의 크기가 증가하였을 때의 휨 변형에 대한 경향을 확인하기 위해 진행하였다.
4는 이러한 공정조건을 해석 모델에 부여지점을 나타내는 그림이다. Number of Steps을 1로시작하여 Step End Time을 3,600으로 실제 큐어 공정과 같이 조건을 부여하였으며, 공정온도는 80℃～200℃로 공정 온도를 변인 조건으로 설정하였다. A(모델 밑 부분) 부분은 공정에 사용되는 공정 온도 요인으로 A전면에 각 온도 값의 입력을 부여하였고, B(댐형상의 외부 접촉면)은 외부 온도 22℃로 설정하였으며 공간상의 대류 값은 0.
해석 결과를 통해 시간에 따른 웨이퍼 칩 전체에 증가하는 온도 분포가 150℃이하 일때 보다 균일하고 온도 편차가 미비함을 확인 하였으며, 또한 댐형상의 증가하는 온도 분포가 균일하고 온도 차이가 적음을 확인하였다. 공정에 큰 영향을 미치는 휨 변형에 관한 해석을 통해 전체적인 휨의 변화를 확인하였다. 온도 변화에 따른 휨 변형의 경우 온도 상승에 따라 휨 변형량이 증가하였으나 변형된 휨의 크기가 공정상의 휨 허용치인 50 ㎛이내에 존재 하였기 때문에 공정시 안전하다고 볼 수 있다.
이러한 열응력은 모멘트 평형 때문에 웨이퍼를 휘게 하고 경우에 따라 소자의 오작동이나 깨짐(Crack)을 유발할 수 있다. 때문에 두 접합 물질 사이의 열응력을 계산하여 휨을 예측하기 위해 본 연구에서는 전도(conduction) 및 대류(convection)와 Hall의 분석을 사용하였다.
이러한 웨이퍼의 휨은 접합된 물질의 서로 다른 열팽창계수에 의해 발생된다. 때문에 웨이퍼 칩과 그 위에 형성된 댐 형상을 공정온도로 가열하였을 때웨이퍼의 휨을 확인하며, 휨 구조 해석의 경우 온도 편차를 구하는 해석과 동일한 조건으로 해석을 진행하였다.
또한 2 × 2 칩 모델을 생성하여 같은 방식의 해석을 진행하며, 1 × 1 칩 모델과의 해석 결과를 비교 웨이퍼 크기 변화에 따른 변형의 경향성을 확인한다.
Borosilicate 유리 웨이퍼의 경우 타 유리 웨이퍼와 비교하여 내열성 및 내 산성이 좋고 CTE가 낮아 이미지센서 분야에 널리 사용되고 있다. 또한 댐 물질은 접합특성, 유리 전이온도, 경화온도를 평가하여 본 연구에 적합한 재료로 선정하였다. [10]사용된 글라스 웨이퍼와 댐의 물성으로는 휨 변화랑에 가장 많은 영향을 미치는 열팽창계수와 푸아송비, 탄성계수는 Table 2와 같다.
본 연구는 이미지센서 웨이퍼 공정에서 수치 해석을 통해서 열특성 조건에 따른 웨이퍼 칩 상의 열 분포와 휨 구조 변형을 확인하고 결과값을 분석하는 방식으로 진행된다. 연구에 사용 되는 모델은 Fig.
칩 모델의 경우 실제 공정과 같이 글라스웨이퍼 위에 댐 형상을 형성한 상태로 글라스 웨이퍼는 접합의 균일한 높이를 유지하기 위해 접합용 폴리머를 사용하여 댐 형상의 크기를 4,590 × 4,450 ㎛ 형성하였다. 이때 댐 형상의 높이는 이미지센서 부분과 접합(Pad) 부분이 공극(Cavity) 공간을 형성하도록 댐 형상을 설계하였으며, 큐어 (Cure) 공정을 진행하여 완전 경화시켜 물리적인 지지대 역할을 구현하였다.
실제 모델의 경우 댐 형상이 직선 형식이 아닌 톱니 형식의 형상 (Pattern)을 하고 있으며, 댐 형상이 톱니 형상을 갖는 이유는 이미지 센서의 균일한 부착 및 충전물질이 넘치는 것을 방지하기 때문이다. 이렇게 구성된 모델을 토대로 칩의 유한요소 모델을 생성하여 해석 프로그램을 통해 칩의 변형이 가장 적은 최적의 공정 조건을 찾아낸다. 또한 2 × 2 칩 모델을 생성하여 같은 방식의 해석을 진행하며, 1 × 1 칩 모델과의 해석 결과를 비교 웨이퍼 크기 변화에 따른 변형의 경향성을 확인한다.
이렇게 생성된 3D 모델은 공정조건들의 변수에 따라 어떻게 변하는지 확인하기 위하여 Fig. 3는 과같이 댐과 글라스 웨이퍼 형태의 유한요소 모델링을 실시하였다.
또한 기존의 연구에서 공정시간 및 승온 시간이 길어질 수록 휨 현상이 완화 되는 것을 확인 할 수 있다. 하지만 글라스웨 이퍼 면의 온도변화, 접합 시간, 승온 시간에 따른 휨 현상은 그정도가 미미하기 때문에 온도 변화에 따른 열 물성 변화는 고려하지 않고 실험 조건을 선정하였다. Fig.
때문에 공정온도에 따른 웨이퍼 칩의 온도 편차의 확인이 필요하며, 온도 편차는 해석이 진행된 웨이퍼 칩의 전면 중 온도의 최소 지점과 최대 지점의 차로 정의한다. 해석은 공정시간을 3,600 초로 설정하고, 공정온도를 80℃～200℃까지의 온도를 기준으로 해석을 진행하였다.
해석의 진행은 1 × 1 웨이퍼 칩의 해석 조건과 동일하게 진행하였으며, 해석의 결과를 바탕으로 1 × 1 웨이퍼 칩의 경향과 2 × 2 웨이퍼 칩의 경향을 비교 분석하였다.

대상 데이터

005 W/mm 2 K로 부여하였다. 본 연구에 사용되는 웨이퍼 접합 재료인 글라스 웨이퍼는 Borosilicate 유리 웨이퍼를 기준으로 진행하였다. Borosilicate 유리 웨이퍼의 경우 타 유리 웨이퍼와 비교하여 내열성 및 내 산성이 좋고 CTE가 낮아 이미지센서 분야에 널리 사용되고 있다.
연구에 사용 되는 모델은 Fig. 1 과 같이 실제 이미지센서 웨이퍼레벨 패키지 공정에 사용되는 웨이퍼의 1 × 1 칩 형상에 대한 3D 모델링을 진행하였다.

성능/효과

Table 4의 해석결과를 확인하면 되면 앞서 진행된 1 × 1 웨이퍼 칩에서의 결과와 유사한 경향을 보이며, 최대 온도와 최소 온도가 발생되는 지점 또한 유사한 것을 확인할 수 있다. 그리고 웨이퍼 칩의 전체 온도 분포 또한 150℃까지는 온도가 균일하며 160℃ 이상부터는 온도가 불균일한 것을 확인 할 수 있었다. 온도 편차의 경우 80℃～150℃까지는 0.
또한 댐 형상의 웨이퍼보다 상대적으로 낮은 온도에 있음을 확인할 수 있다. 그리고 웨이퍼 칩의 전체 온도 분포는 150℃까지는 온도가 균일하며 160℃이상부터는 온도가 불균일한 것을 확인할 수 있었다. 온도 편차의 경우 80℃～150℃까지는 0.
그리고 해석의 신뢰도를 높이기 위하여 1 × 1 웨이퍼 칩 모델에서 진행된 해석 결과를 토대로 2 × 2 웨이퍼 칩 모델로 확장하여 해석을 실시하였으며, 온도 편차의 경우 두 크기에 대하여 동일한 경향임을 확인할 수 있으며, 휨 변형의 경우 일정 비율로 휨 변형의 크기가 증가함을 확인할 수 있었다.
또한 2 × 2 웨이퍼 칩의 휨 변형은 1 × 1 웨이퍼 칩의 휨 변형보다 크게 발생되었으며, 공정 온도에 따른 휨 변형은 1 × 1 웨이퍼 칩과 유사하게 비슷한 비율로 증가함을 확인 할 수 있다.
글라스 웨이퍼의 휨 현상은 접합 공정상의 접합온도, 중간 접합 층의 높이(댐의 높이), 접합 시간, 승온 시간의 각 공정 변수에 의해 결정된다. 또한 기존의 연구에서 공정시간 및 승온 시간이 길어질 수록 휨 현상이 완화 되는 것을 확인 할 수 있다. 하지만 글라스웨 이퍼 면의 온도변화, 접합 시간, 승온 시간에 따른 휨 현상은 그정도가 미미하기 때문에 온도 변화에 따른 열 물성 변화는 고려하지 않고 실험 조건을 선정하였다.
또한 2 × 2 웨이퍼 칩의 휨 변형은 1 × 1 웨이퍼 칩의 휨 변형보다 크게 발생되었으며, 공정 온도에 따른 휨 변형은 1 × 1 웨이퍼 칩과 유사하게 비슷한 비율로 증가함을 확인 할 수 있다. 앞서 해석을 진행하였던 웨이퍼의 온도 편차와 연계하여 확인 하였을 때, 웨이퍼의 휨은 온도 편차가 가장 큰 부분인 웨이퍼 칩의 사각 끝단에서 발생함을 확인할 수 있다. 반면 웨이퍼 칩의 끝단과 같은 온도 편차를 보이는 댐이 형성된 끝단의 경우 상대적으로 적은 휨이 발생함을 확인할 수 있다.
웨이퍼 칩의 사이즈가 커짐에 따라 온도 편차의 값이 근소하게 상승하였으나, 그 변화폭이 크지 않아 1 × 1 웨이퍼 칩과 2 × 2 웨이퍼 칩의 공정온도에 따른 온도 분포와 온도 편차는 유사한 경향을 보임을 확인할 수 있다.
그리고 해석의 신뢰도를 높이기 위하여 1 × 1 웨이퍼 칩 모델에서 진행된 해석 결과를 토대로 2 × 2 웨이퍼 칩 모델로 확장하여 해석을 실시하였으며, 온도 편차의 경우 두 크기에 대하여 동일한 경향임을 확인할 수 있으며, 휨 변형의 경우 일정 비율로 휨 변형의 크기가 증가함을 확인할 수 있었다. 이러한 결과를 바탕으로 공정온도 150℃일 때 최적의 공정 조건을 갖는 것을 확인할 수 있으며, 또한 공정 조건을 통해 글라스 웨이퍼에 댐 형상을 형성한 웨이퍼 칩을 SEM 촬영을 통해 확인하였을 때 Fig. 9와 같이 댐의 형상이 균일하게 증착됨을 확인 할 수 있다.
본 논문은 3,600초간 공정온도를 80℃～200℃까지의 변화를 주어 온도 상승 구속조건에 대한 열전달 해석을 글라스 웨이퍼 및댐 형상에 대하여 진행하였고, 그 결과를 바탕으로 웨이퍼레벨 패키지 접합 공정에 대한 최적 설계를 진행하였다. 해석 결과를 통해 시간에 따른 웨이퍼 칩 전체에 증가하는 온도 분포가 150℃이하 일때 보다 균일하고 온도 편차가 미비함을 확인 하였으며, 또한 댐형상의 증가하는 온도 분포가 균일하고 온도 차이가 적음을 확인하였다. 공정에 큰 영향을 미치는 휨 변형에 관한 해석을 통해 전체적인 휨의 변화를 확인하였다.
해석 결과를 확인해 보았을 때 최소 휨 변형량의 경우 0.03 ㎛～ 0.1 ㎛로 댐 형상이 교차되는 중앙 지점에서 최소 변형이 발생하였으며, 최대 휨 변형량의 경우 1.37 ㎛～4.18 ㎛로 웨이퍼 칩의 끝단에서 최대 변형량이 발생함을 확인하였다. 또한 웨이퍼의 휨 변형은 공정 온도가 상승함에 따라 비슷한 비율로 휨 변형량이 증가하는 경향을 보인다.
해석 결과를 확인해 보았을 때 최소 휨 변형량의 경우 0.12 ㎛～ 0.36 ㎛로 2 × 2 웨이퍼 칩의 중앙 부분에서 최소 변형이 발생하였으며, 최대 휨 변형량의 경우 2.73 ㎛～8.39 ㎛로 댐 형상이 형성되지 않은 웨이퍼 칩의 끝단에서 최대 변형량이 발생하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Sip (System in Packge) 기술이란?	특히 기기들이 점차 경박 단소화가 이루어 지며 반도체는 더 작고 얇으면서, 동시에 고성능, 다기능을 요구하고 있으며, 이러한 추세에 따라 여러 기능을 가진 시스템을 하나의 칩에 집적하는 SoC (System-on-Chip)기술이 필수 요소로 주목 받았으나 패키징의 어려움 때문에 시장의 요구를 충족시키기 힘든 상황이다. [3] 반면 Sip (System in Packge) 기술은 여러 블록을 각각의 개별적인 칩으로 구현한 후 수동소자와 이종 소자까지 한꺼번에 단일 패키지에 결합하는 기술로 고집적 반도체 패키징이 가능하다. 그 중 이슈가 되고 있는 분야는 이미지센서 패키지로 이는 카메라 모듈을 구성하는 요소로써 이미지센서를 보호하고 전기적 연결이 되어 있는 독립적인 부품을 제작하는데 많은 연구가 이루어지고 있다.
	이미지센서 패키지에서 댐의 역할은?	이미지센서 패키지는 웨이퍼 레벨 패키지의 균일한 접합을 위하여 웨이퍼상의 댐(Dam)형상을 형성하고 에폭시를 도포하여 접합을 진행한다. 여기서 댐은 이미지 센서의 균일한 부착 및 충전물질이 넘치는 것을 방지하며, 접합 물질을 안착시키는 역할을 한다. 때문에 댐은 균일한 높이 형성과 균일접합에 매우 중요한 역할을 한다. 이러한 웨이퍼 레벨 패키지 기술은 다른 기술에 비해 공정이 줄어들어 이로 인한 비용절감과 시간절약 이라는 큰 장점을 가지고 있으나, 반면 기존의 패키징보다 휨(Warpage) 현상과 깨짐 (Crack)현상이 더 많이 발생하여 반도체를 생산함에 있어 큰 문제가 되고 있다.
	웨이퍼 레벨 패키지 기술이란?	최근 노트북, 모니터, 네비게이션, 핸드폰의 수요가 증가하고, 기존의 제품 보다 성능이 증가하면서 반도체 산업에서는 실리콘 반도 체소자 제조의 재료인 웨이퍼를 이용하여 다양한 기능이 가능하며 신호처리가 빠른 반도체 생산 기술 이 개발 되고 있다. [1,2] 이러한 기술을 구현하기 위하여 소자들은 웨이퍼 레벨 패키지(WLP : Wafer Level Package)기술로 제작되며, 이 기술은 웨이퍼 상태에서 그 표면에 추가의 단자나 회로를 생성하여 패키지의 크기를 축소하는 기술로 반도체 크기를 최대한 줄일 수 있는 방법이며, 고생 산성 및 고집적화가 가능할 뿐만 아니라 제품의 기능적 유연성과 고성능 구현을 위한 대응이 가능하여 차세대 패키지 기술로 사용될 것으로 예측되고 있다. 특히 기기들이 점차 경박 단소화가 이루어 지며 반도체는 더 작고 얇으면서, 동시에 고성능, 다기능을 요구하고 있으며, 이러한 추세에 따라 여러 기능을 가진 시스템을 하나의 칩에 집적하는 SoC (System-on-Chip)기술이 필수 요소로 주목 받았으나 패키징의 어려움 때문에 시장의 요구를 충족시키기 힘든 상황이다.

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표제어: PCR

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용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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