[논문]Tri-gate FinFET의 fin 및 소스/드레인 구조 변화에 따른 소자 성능 분석

최성식; 권기원; 김소영

doi:10.5573/ieie.2014.51.7.071

Tri-gate FinFET의 fin 및 소스/드레인 구조 변화에 따른 소자 성능 분석
Performance Analysis of Tri-gate FinFET for Different Fin Shape and Source/Drain Structures 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.51 no.7, 2014년, pp.71 - 81

최성식 (성균관대학교 정보통신대학) , 권기원 (성균관대학교 정보통신대학) , 김소영 (성균관대학교 정보통신대학)

초록
AI-Helper

본 논문에서는 삼차원 소자 시뮬레이터(Sentaurus)를 이용하여 tri-gate FinFET의 fin과 소스/드레인 구조의 변화에 따른 소자의 성능을 분석하였다. Fin의 구조가 사각형 구조에서 삼각형 구조로 변함에 따라, fin 단면의 전위 분포의 차이로 문턱 전압이 늘어나고, off-current가 72.23% 감소하고 gate 커패시턴스는 16.01% 감소하였다. 소스/드레인 epitaxy(epi) 구조 변화에 따른 성능을 분석하기 위해, epi를 fin 위에 성장시킨 경우(grown-on-fin)와 fin을 etch 시키고 성장시킨 경우(etched-fin)의 소자 성능을 비교했다. Fin과 소스/드레인 구조의 변화가 회로에 미치는 영향을 살펴보기 위해 Sentaurus의 mixed-mode 시뮬레이션 기능을 사용하여 3단 ring oscillator를 구현하여 시뮬레이션 하였고, energy-delay product를 계산하여 비교하였다. 삼각형 fin에 etched 소스/드레인 epi 구조의 소자가 가장 작은 ring oscillator delay와 energy-delay product을 보였다.

Abstract ▼ AI-Helper

In this paper, the performance variations of tri-gate FinFET are analyzed for different fin shapes and source/drain epitaxy types using a 3D device simulator(Sentaurus). If the fin shape changes from a rectangular shape to a triangular shape, the threshold voltage increases due to a non-uniform potential distribution, the off-current decreases by 72.23%, and the gate capacitance decreases by 16.01%. In order to analyze the device performance change from the structural change of the source/drain epitaxy, we compared the grown on the fin (grown-on-fin) structure and grown after the fin etch (etched-fin) structure. 3-stage ring oscillator was simulated using Sentaurus mixed-mode, and the energy-delay products are derived for the different fin and source/drain shapes. The FinFET device with triangular-shaped fin with etched-fin source/drain type shows the minimum the ring oscillator delay and energy-delay product.

주제어

AI 본문요약
AI-Helper

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문제 정의

소스/드레인 영역의 epi 구조에 대해서는, epi 구조를 fin 위에서 성장시킨 경우(grown-on-fin), fin을 etch 시키고 성장시킨 경우(etched-fin)의 2가지 경우로 나누고 각 경우에서 발생하는 stress의 차이를 반영하여, 위의 fin 구조와 마찬가지로 누설전류 및 구동전류, 3단 ring oscillator 등의 성능을 비교한다. 그리하여 삼각형 구조의 fin이 기존의 사각형 구조의 fin에 대해 어떤 장점이 있는지 살펴보고, 소스/드레인 영역의 epi 구조를 어떤 방법으로 성장시키는 것이 DC 및 AC의 성능향상에 도움이 되는지 알아본다.
본 논문에서는 삼차원 소자 시뮬레이터(Sentaurus)를 이용하여 fin 과 소스/드레인 epi 구조에 따라 FinFET 소자의 성능이 어떻게 변하는지 살펴보고, 삼차원 소자 시뮬레이터에서 제공하는 Mixed-Mode를 이용하여 3단 ring oscillator 회로를 구성하였을 때 각 구조에 따라 스위칭 에너지와 delay 특성이 어떻게 변하는지 살펴보았다.
본 연구에서는 Fin의 모양과 소스/드레인 epi 구조와 같은 공정적인 변화들을 반영하기 위해 삼차원 소자 시뮬레이터인 Sentaurus를 이용하여 effective width가 같은 소스/드레인 영역의 epi 구조를 구현하고 삼각형 모양의 fin 구조와 기존의 사각형 모양의 fin 구조와 비교하여 어떤 성능의 차이가 발생하는지 알아본다. SOI FinFET에 대해 두 구조의 effective width를 같게 한 후, 삼각형 모양의 fin 구조와 기존의 사각형 모양의 fin 구조의 NMOS와 PMOS의 누설전류 및 구동전류를 비교하고 AC 성능을 결정짓는 gate 커패시턴스를 추출하여 비교한다.

제안 방법

Fin의 구조뿐만 아니라 소스/드레인 epi 구조의 변화에 따른 성능 변화도 살펴보았다. 소스/드레인 epi를 fin 위에 성장시킨 경우(grown-on-fin)와 fin을 etch 시키고 성장시킨 경우(etched-fin), fin을 etch 시키고 성장시킨 경우가 epi 영역이 증가하면서 stress의 크기가 커지게 된다.
=1V일 때)의 변화량을 추출한 결과이다. Grown-on-fin 구조를 기준으로 etched-fin 구조로 변화함에 따라 증가하는 양을 구하였다. 그 결과, 소스/드레인 epi를 fin 위에 성장시킨 것보다 fin을 etch 시키고 성장시킨 것이 epi 구조가 차지하는 영역의 크기가 커짐에 따라 channel 영역에 가해지는 stress의 크기가 커지게 된다^[19].
본 연구에서는 Fin의 모양과 소스/드레인 epi 구조와 같은 공정적인 변화들을 반영하기 위해 삼차원 소자 시뮬레이터인 Sentaurus를 이용하여 effective width가 같은 소스/드레인 영역의 epi 구조를 구현하고 삼각형 모양의 fin 구조와 기존의 사각형 모양의 fin 구조와 비교하여 어떤 성능의 차이가 발생하는지 알아본다. SOI FinFET에 대해 두 구조의 effective width를 같게 한 후, 삼각형 모양의 fin 구조와 기존의 사각형 모양의 fin 구조의 NMOS와 PMOS의 누설전류 및 구동전류를 비교하고 AC 성능을 결정짓는 gate 커패시턴스를 추출하여 비교한다. 또한 3단 ring oscillator 회로를 Sentaurus에서 제공하는 Mixed-Mode로 구현하여 ring oscillator의 주기와 한 주기 동안에 소비되는 스위칭 에너지(switching energy)를 비교한다.
그림 10은 각각 사각형 fin 구조를 가지는 FinFET에서 소스/드레인 epi 구조를 fin 위에 성장시킨 것(grown-on-fin)과 fin을 etch 시키고 성장시킨 것(etched-fin)을 삼차원 소자 시뮬레이터로 구현한 그림이다. 각 구조에 대한 소자 및 회로의 성능변화를 평가하기 위해 DC/AC 특성을 추출하고 3단 ring oscillator 시뮬레이션을 진행하였다.
각 구조에 대해 AC 특성을 비교하기 위해 gate 커패시턴스(C_gg)를 추출하고 unity-gain frequency(f_T)를 비교하였다. 그림 6은 fin의 구조에 따라 각각 NMOS와 PMOS에서 추출한 gate 커패시턴스(C_gg)이다.
) 비교 그래프이다. 각 구조에 대해 on-current와 off-current를 비교하였다. NMOS의 경우, fin의 모양이 삼각형이 되면서 on-current가 23.
Fin 모양의 변화뿐만 아니라 소스/드레인 epi 구조를 어떤 식으로 변화시키는지 또한 소자의 전기적 성능에 영향을 미친다. 각각 사각형 fin 구조와 삼각형 fin 구조에 대해 epi 구조를 fin 위에 성장시킨 경우(grown-on-fin)와 fin을 etch 시키고 성장시킨 경우(etched-fin)로 나누어 epi 구조의 변화에 따라 소자의 특성과 회로적인 특성이 어떻게 변하는지 알아보았다.
삼차원 소자 시뮬레이터에서 stress 효과를 고려하기 위해 piezo model을 사용했다. 그리고 stress에 의한 mobility의 변화를 고려하기 위해 multivalley와 subband에서의 scattering 등을 고려하였다. 그 밖에 기본적인 mobility model로는 drift-diffusion model을 기반으로 높은 전기장에서의 mobility saturation과 gate에서 수직방향으로 작용하는 전기장에 의한 영향 등을 고려하였다.
삼각형 fin 구조에 대해서도 앞선 사각형 fin 구조와 마찬가지로 그림 13과 같이 epi 구조를 fin 위에 성장시킨 경우(grown-on-fin)와 fin을 etch 시키고 성장시킨 경우(etched-fin)로 나누어 삼차원 소자 시뮬레이터로 구현 하였다. 그리고 각 구조에 대해 DC/AC 특성을 추출하고 3단 ring oscillator 시뮬레이션을 진행하였다.
SOI FinFET에 대해 두 구조의 effective width를 같게 한 후, 삼각형 모양의 fin 구조와 기존의 사각형 모양의 fin 구조의 NMOS와 PMOS의 누설전류 및 구동전류를 비교하고 AC 성능을 결정짓는 gate 커패시턴스를 추출하여 비교한다. 또한 3단 ring oscillator 회로를 Sentaurus에서 제공하는 Mixed-Mode로 구현하여 ring oscillator의 주기와 한 주기 동안에 소비되는 스위칭 에너지(switching energy)를 비교한다.
따라서 삼차원 소자 시뮬레이션에서도 이를 적용시켰으며 high-k 물질로는 HfO2를 사용하였다. 또한 strained 실리콘 기술을 적용하기 위해 소스/드레인 영역에는 epi 구조를 적용했다. NMOS에는 SiC 물질을 적용하여 tensile stress를 가해주고, PMOS에는 SiGe 물질을 적용하여 compressive stress를 가해준다^[16～17].
삼각형 fin 구조에 대해서도 앞선 사각형 fin 구조와 마찬가지로 그림 13과 같이 epi 구조를 fin 위에 성장시킨 경우(grown-on-fin)와 fin을 etch 시키고 성장시킨 경우(etched-fin)로 나누어 삼차원 소자 시뮬레이터로 구현 하였다. 그리고 각 구조에 대해 DC/AC 특성을 추출하고 3단 ring oscillator 시뮬레이션을 진행하였다.
그림 2는 각각 사각형 fin 구조와 삼각형 fin 구조를 가지는 FinFET 구조이다. 삼차원 소자 시뮬레이터(Sentaurus)로 아래와 같이 fin의 모양이 다른 두 가지 구조를 만들었다.
위에서와 같이 fin의 모양에 따라 달라지는 소자의 특성을 회로적으로 고려하여 비교하기 위해 인버터 3개로 구성된 3단 ring oscillator 시뮬레이션을 진행하였다. 삼차원 소자 시뮬레이터(Sentaurus)에서 제공하는 Mixed-Mode를 이용하여 회로를 구성하고 각 구조를 적용시켰을 경우에 대한 특성을 추출하였다.
소스/드레인 영역의 epi 구조에 대해서는, epi 구조를 fin 위에서 성장시킨 경우(grown-on-fin), fin을 etch 시키고 성장시킨 경우(etched-fin)의 2가지 경우로 나누고 각 경우에서 발생하는 stress의 차이를 반영하여, 위의 fin 구조와 마찬가지로 누설전류 및 구동전류, 3단 ring oscillator 등의 성능을 비교한다. 그리하여 삼각형 구조의 fin이 기존의 사각형 구조의 fin에 대해 어떤 장점이 있는지 살펴보고, 소스/드레인 영역의 epi 구조를 어떤 방법으로 성장시키는 것이 DC 및 AC의 성능향상에 도움이 되는지 알아본다.
[11]에서는 기존의 scaling length model이 사각형 fin 구조를 가지는 FinFET에 대해서는 SS(subthreshold swing)와 DIBL을 예측하는데 있어 큰 문제가 없지만, 삼각형 fin 구조를 가지는 FinFET의 경우에는 fin 옆면에서의 전기장이 아랫면과 평행이지 않아 기존의 모델이 잘 맞지 않음을 보였다. 옆면과 아랫면이 이루는 각도에 따라 SS와 DIBL 성능이 달라질 수 있어, 이를 고려하여 삼각형 fin 구조에 대해 새로운 scaling length model을 개발하였다. 또한 같은 SS와 DIBL 성능을 가질 때 삼각형 fin 구조의 경우 더 큰 fin 높이와 길이를 가지는 소자를 만들 수 있음을 보였다.
위에서 구한 소스/드레인 epi 구조 변화에 따른 소자 성능 변화를 바탕으로 회로적인 성능 변화를 평가하기 위해 3단 ring oscillator 시뮬레이션을 진행하고 delay와 스위칭 에너지를 비교하였다. 그림 12는 사각형 fin 구조에서 소스/드레인 epi 구조에 따른 3단 ring oscillator의 delay를 비교한 것이다.
위에서와 같이 fin의 모양에 따라 달라지는 소자의 특성을 회로적으로 고려하여 비교하기 위해 인버터 3개로 구성된 3단 ring oscillator 시뮬레이션을 진행하였다. 삼차원 소자 시뮬레이터(Sentaurus)에서 제공하는 Mixed-Mode를 이용하여 회로를 구성하고 각 구조를 적용시켰을 경우에 대한 특성을 추출하였다.
이렇게 fin 구조와 소스/드레인 epi 구조에 따라 energy-delay product 값이 달라지는 원인을 알아보기 위해 표 3과 같이 각 구조에 대해 threshold voltage(V_T)를 추출하여 비교하였다.
지금까지 fin의 구조와 소스/드레인 epi 구조를 고려한 총 4가지 경우의 대해 3단 ring oscillator 시뮬레이션을 진행하고 스위칭 에너지와 delay를 추출하여 그 값을 비교하였다. 표 2는 추출된 스위칭 에너지와 delay의 값을 정리한 것이다.

대상 데이터

FinFET 소자의 경우에도 마찬가지로 소자의 성능을 향상시키기 위해 같은 기술을 적용한다^[15]. 따라서 삼차원 소자 시뮬레이션에서도 이를 적용시켰으며 high-k 물질로는 HfO2를 사용하였다. 또한 strained 실리콘 기술을 적용하기 위해 소스/드레인 영역에는 epi 구조를 적용했다.

이론/모형

하지만 그에 따라 on-current와 off-current가 동시에 증가하면서 회로적으로 보았을 때 delay는 감소하지만 스위칭 에너지가 증가하는 trade-off 관계가 존재한다. 그래서 이런 trade-off 관계를 정량적으로 평가하기 위해 energy-delay product를 사용했다^[20].
삼차원 소자 시뮬레이터에서 stress 효과를 고려하기 위해 piezo model을 사용했다. 그리고 stress에 의한 mobility의 변화를 고려하기 위해 multivalley와 subband에서의 scattering 등을 고려하였다.

성능/효과

Effective width가 같을 때, fin의 구조가 사각형 구조에서 삼각형 구조로 변화하면서 fin 단면의 전위 분포의 차이로 문턱 전압이 늘어나고, on-current가 23.47% 감소하고 off-current가 72.73% 감소하면서 off-current가 더 큰 폭으로 감소하는 것을 확인 할 수 있었다. 회로적인 성능 변화를 알아보기 위한 3단 ring oscillator 시뮬레이션 결과, fin의 구조가 변하면서 스위칭 에너지와 delay가 3%정도 감소하는 것을 확인 할 수 있었다.
그림 15는 3단 ring oscillator 시뮬레이션을 통해 추출한 delay 값의 변화를 비교한 것이다. Etched-fin 구조로 epi 영역을 확장 시켜 더 큰 stress를 가해주었을 때, rise delay는 23.25%, fall delay는 26.6%, average delay는 25.26% 감소하였다.
)를 추출한 그래프이다. Fin의 구조가 사각형에서 삼각형으로 변하면서 unity-gain frequency가 5.16% 감소하는 것을 확인 할 수 있었다. 이는 fin의 구조가 삼각형이 되면서 gate 커패시턴스가 감소하지만 transconductance(g_m) 또한 감소하기 때문이다.
이에 따라 on-current가 증가하지만 off-current 또한 증가하게 된다. NMOS의 경우 on-current가 14.52% 증가할 때 off-current가 19.10% 증가하였고, PMOS의 경우 on-current가 14.98% 증가할 때 off-current가 24.7% 증가하는 것을 확인 할 수 있었다. 그리고 epi 구조의 변화에 따른 소스/드레인 영역에서의 기생 커패시턴스(fringing capacitance) 변화를 측정한 결과 epi의 영역이 넓이 짐에 따라 기생 커패시턴스가 3.
삼각형 fin 구조에서도 grown-on-fin 구조에서 etched-fin 구조가 되면서 epi 영역이 증가하고 그에 따라 stress의 크기가 증가한다. Stress의 크기가 증가하면서 on-current와 off-current가 동시에 증가하게 되는데 NMOS의 경우 on-current가 14.9% 증가할 때 off-current가 15.87% 증가하였고, PMOS의 경우 on-current가 14.71% 증가할 때 off-current가 18.76% 증가하였다. 하지만 삼각형 fin 구조에서는 사각형 fin 구조에서 보다 더 우수한 electric controllability에 의해 on-current의 증가율은 사각형 fin 구조와 비슷하나 off-current의 증가율이 4∼6%정도 감소하는 것을 확인할 수 있었다.
그림에서 볼 수 있듯이 전체적으로 epi 영역이 etched-fin 구조가 되면서 delay가 감소하는 것을 확인 할 수 있다. 감소하는 정도를 비율로 살펴보면, rise delay는 27.27%, fall delay는 29.15%, average delay는 28.33% 감소하였다.
3단 ring oscillator의 delay뿐만 아니라 한 주기(T)에 소비되는 에너지를 비교하기 위해 식(1)을 이용하여 각 구조에 대한 스위칭 에너지를 구하였다. 그 결과 사각형 fin 구조에서 소비되는 에너지는 294.2fJ, 삼각형 fin 구조에서 소비되는 에너지는 283.2fJ로 fin의 모양이 삼각형이 됨에 따라 스위칭 에너지가 3.72% 감소하는 것을 확인 할 수 있었다.
그리고 SS(subthreshold swing)와 DIBL(Drain Induced Barrier Lowering)을 각 구조에 대해 추출한 결과 사각형 모양의 fin 구조에서는 각각 62.7mV/dec, 45.7mV 이었으나 삼각형 모양의 fin 구조에서는 60.7mV/dec, 43.6mV 로 감소하는 것을 확인 할 수 있었다. 이렇게 fin의 모양이 삼각형이 되면서 SS와 DIBL이 감소하는 이유는 그림 5에서와 같이 channel 영역에서 형성되는 전위 분포가 사각형 fin 구조에서와 다르기 때문이다.
7% 증가하는 것을 확인 할 수 있었다. 그리고 epi 구조의 변화에 따른 소스/드레인 영역에서의 기생 커패시턴스(fringing capacitance) 변화를 측정한 결과 epi의 영역이 넓이 짐에 따라 기생 커패시턴스가 3.81% 증가하는 것을 확인 할 수 있었다.
그림 9는 위의 방법을 이용해 구한 delay 값들을 비교한 것이다. 그림에서 확인할 수 있듯이 fin의 모양이 사각형에서 삼각형이 되면서 rise delay는 1.33%, fall delay는 5.57%, average delay는 3.72% 감소하는 것을 확인할 수 있었다.
옆면과 아랫면이 이루는 각도에 따라 SS와 DIBL 성능이 달라질 수 있어, 이를 고려하여 삼각형 fin 구조에 대해 새로운 scaling length model을 개발하였다. 또한 같은 SS와 DIBL 성능을 가질 때 삼각형 fin 구조의 경우 더 큰 fin 높이와 길이를 가지는 소자를 만들 수 있음을 보였다. 그리고 [12]에서는 시뮬레이션을 통해 사각형 fin 구조와 삼각형 fin 구조에 대해 ring oscillator 시뮬레이션을 진행한 결과, 삼각형 fin 구조를 가진 FinFET이 더 작은 delay와 switching energy를 가지는 것을 보였다.
이런 trade-off 관계를 고려하여 회로의 성능을 평가하기 위해, 각 구조에 대해 3단 ring oscillator 시뮬레이션을 진행해 추출된 스위칭 에너지와 delay 값들을 이용하여 energy-delay product를 비교한 결과 fin 구조는 삼각형 구조를 가지고 소스/드레인 epi 구조는 etched-fin 구조를 가지는 것이 가장 우수한 성능을 나타내었다.
전체적으로 energy-delay product의 값이 사각형 fin 구조에서 삼각형 fin 구조로 변함에 따라 감소하고, 소스/드레인 epi 구조에 대해서는 epi의 영역이 증가함에 따라 그 값이 감소한다.
하지만 삼각형 fin 구조에서는 사각형 fin 구조에서 보다 더 우수한 electric controllability에 의해 on-current의 증가율은 사각형 fin 구조와 비슷하나 off-current의 증가율이 4∼6%정도 감소하는 것을 확인할 수 있었다.
그림 16은 energy-delay product 값을 각 구조에 대해 비교한 그래프이다. 회로를 구동하는데 소비되는 에너지가 적어야 저전력으로 설계할 수 있고, delay가 짧아야 더 빠른 속도를 가지는 회로를 설계할 수 있으므로 energy-delay product 값이 작아야 에너지와 delay를 모두 고려했을 때 우수한 것이라고 할 수 있다.
73% 감소하면서 off-current가 더 큰 폭으로 감소하는 것을 확인 할 수 있었다. 회로적인 성능 변화를 알아보기 위한 3단 ring oscillator 시뮬레이션 결과, fin의 구조가 변하면서 스위칭 에너지와 delay가 3%정도 감소하는 것을 확인 할 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	FinFET이 등장하게 된 배경은 무엇인가?	무어의 법칙(Moore’s law)에 따른 평판(planar) 구조 MOSFET의 미세화가 한계에 다다르고, IC 칩 내에서 그 집적도가 증가함에 따라 누설전류(leakage current)와 공정적인 산포(process variation)의 증가가 문제가 되고 있다[1～2]. 22nm 이하의 미세구조에서는 이런 문제점을 해결하기 위해 FinFET(Fin Field Effect Transistor)이라는 3차원 구조의 새로운 트랜지스터 구조가 제안되었다[3～4].
	Fin의 모양이 삼각형의 형태로 되는 이유는 무엇인가?	Fin의 모양이 삼각형의 형태로 되는 이유는 공정의 미세화에 따른 lithography와 etching 기술의 한계 때문이다[11]. Fin의 모양이 달라짐에 따라 기존의 사각형 구조를 가지는 FinFET과 전기적인 특성이 달라진다.
	MOSFET gate 부분에서의 tunneling 전류를 줄이고 소자의 성능을 향상시키기 위해서 적용시킨 기술은?	기존 평판구조 MOSFET에서는 gate 부분에서의 tunneling 전류를 줄이고 소자의 성능을 향상시키기 위해서 high-k/metal gate 기술과 strained 실리콘(silicon) 기술을 적용했다[13～14]. FinFET 소자의 경우에도 마찬가지로 소자의 성능을 향상시키기 위해 같은 기술을 적용한다[15].

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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