[논문]개선된 전원 잡음 제거를 위한 전원 전압 감지용 위상 고정 루프의 설계

최혁환; 최영식

doi:10.6109/jkiice.2014.18.9.2176

개선된 전원 잡음 제거를 위한 전원 전압 감지용 위상 고정 루프의 설계
Design of Phase Locked Loop with Supply Noise Detector for Improving Noise Reduction 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.18 no.9, 2014년, pp.2176 - 2182

최혁환 (Department of Electronics Engineering, Pukyung National University) , 최영식 (Department of Electronics Engineering, Pukyung National University)

초록
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이 논문에서는 기존의 위상고정루프에 전원 잡음 제거 회로를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 주파수 전압 변환기를 변형한 전원 잡음 제거 회로를 사용하여 임의의 전원 잡음에 대해 보상하여 동작한다. 전원 잡음 제거 회로를 사용하여 전원 잡음에 의해 발생하는 지터의 크기를 1/3로 줄였다. 제안한 위상 고정 루프는 0.18um CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다.

Abstract ▼ AI-Helper

In this paper, a phase locked loop with suppressed power supply noise has been proposed. The added negative feedback loop of voltage controlled oscillator(VCO) and power noise detector suppresses the power noise induced jitter variation of VCO down to 1/3. The power noise detector is the modified circuit of frequency voltage converter. The proposed PLL has been designed based on a 1.8V 0.18um CMOS process and proved by HSPICE simulation.

주제어

AI 본문요약
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문제 정의

이 논문에서는 전원전압 잡음 감지 회로를 링구조 VCO에 연결하여 전원전압 잡음에 의한 지터 변화를 크게 줄였다. VCO의 전원전압 잡음을 억제하는 부궤환루프와 전체 위상고정루프 부궤환 루프로 구성되어 있다.

제안 방법

이다. 그리고 V_SND전압이 전압 제어 발진기의 입력부에 인가되면서 전달특성에 문제가 생기지 않게 하기 위해 C_D2커패시터의 최솟값을 V_SND노드가 전압 제어 발진기 쪽을 바라보았을 때 커패시터값의 10배로 정했다. V_SND노드에서 바라본 MOSFET 크기와 HSPICE 라이브러리에 있는 산화막 두께로 계산한 결과 C_D2의 최솟값은 65.
이 구조에서는 조절기 궤환 회로와 위상고정루프 대역폭을 적절히 하여 전체 위상고정루프 잡음 특성을 좋게 하기 위해서는 큰 크기의 디커플링 커패시터가 필요하다. 디지털 위상고정루프에 사용하기 위해 PVT 변화에 둔감한 공급전압 잡음억제 조절기를 설계하였다[8]. SOI 공정을 이용하여 위상고정루프의 전원잡음의 크기를 줄인 구조도 발표되었다[9].
루프 필터의 출력인 V_LPF와 전원 잡음 감지 회로의 출력인 V_SND를 입력으로 받아서 동작을 하는데, V_LPF 전압에 대해서는 전압이 상승할수록 주파수가 더 높아지도록 설계하고, V_SND전압에 대해서는 하강할수록 주파수가 더 높아지게 설계하였다. 그림 6은 사용된 전압 제어 발진기의 전압 대 주파수 특성을 나타낸 것이다.
장 기본적인 위상 고정 루프는 그림 1과 같이 위상 주파수 검출기, 전하 펌프, 루프 필터, 전압 제어 발진기, 주파수분주기로 이루어진다. 먼저 위상 주파수 검출기에서 전압제어 발진기 출력을 일정 분주비로 분주한 주파수분주기의 출력 주파수와 기준 주파수를 비교하여 위상 차이만큼 전압 펄스 형태로 신호를 출력한다. 전하 펌프에서는 펄스 폭 시간 동안 전류를 다음 단인 루프 필터에 공급한다.
본 논문에서 제안한 위상 고정 루프 회로는 전원에 잡음이 발생했을 경우, 잡음에 보상하는 회로를 부궤환 회로로 구성하여 잡음에 대해 보상하는 전원 전압 잡음 감지 회로를(supply noise detector: SND) 부궤환 회로로 구성하여 잡음에 대해 보상하도록 동작하게 설계하였다. 그림 2에서는 제안한 위상 고정 루프의 전체 블록 다이어그램을 나타내고 있다.
전압 제어 발진기는 두 개의 입력을 받아 한 개의 출력이 발생하도록 설계하였다. 그림 5에는 사용된 전압 제어 발진기의 회로를 나타내었다.
전원 잡음 감지 회로의 잡음에 대한 효과를 알아보기 위해 아래 표 1과 같이 공급 전압에 임의의 사인파를 잡음으로 인가하여 시뮬레이션을 수행하였다. 지터 감소를 좀 더 명확하게 알기 위해 전원 잡음 감지 회로가 있을 경우와 없을 경우로 나눠서 결과를 비교하였다.
제안한 위상고정루프는 0.18μm CMOS 공정을 사용하여 HSPICE 시뮬레이션을 통해 결과를 검증하고자 한다.
전원 잡음 감지 회로의 잡음에 대한 효과를 알아보기 위해 아래 표 1과 같이 공급 전압에 임의의 사인파를 잡음으로 인가하여 시뮬레이션을 수행하였다. 지터 감소를 좀 더 명확하게 알기 위해 전원 잡음 감지 회로가 있을 경우와 없을 경우로 나눠서 결과를 비교하였다. 추가로 그림 1과 같은 가장 기본적인 구조의 위상 고정 루프 같은 경우에는 지터가 상승 시간에는 4.

성능/효과

그리고 V_SND전압이 전압 제어 발진기의 입력부에 인가되면서 전달특성에 문제가 생기지 않게 하기 위해 C_D2커패시터의 최솟값을 V_SND노드가 전압 제어 발진기 쪽을 바라보았을 때 커패시터값의 10배로 정했다. V_SND노드에서 바라본 MOSFET 크기와 HSPICE 라이브러리에 있는 산화막 두께로 계산한 결과 C_D2의 최솟값은 65.32fF이 나왔다. 여기서는 C_D2를 1pF으로 해서 전압이 튀는 현상을 최대한 완화했다.
그 후 전압 제어 발진기는 상승한 VSND 전압만큼 출력 주파수를 다시 낮추게 된다. 마지막으로, 공급 전압에 아무런 잡음이 인가되지 않고, 전압 제어 발진기의 내부 잡음에 의해 주파수가 상승 또는 하강한다면 위와 마찬가지 동작으로 주파수의 흔들림을 억제한다.
그림 6은 사용된 전압 제어 발진기의 전압 대 주파수 특성을 나타낸 것이다. 시뮬레이션 결과를 보면 V_LPF 전압이 점점 증가함에 따라 전압 제어 발진기의 주파수가 상승하고, 반대로 V_SND 전압에 대해서는 감소함에 따라 주파수가 상승한다.
공급 전원에 잡음이 발생할 경우 전원 잡음 감지 회로는 잡음의 보상 형태로 출력을 발생시켜 전압 제어 발진기의 출력 주파수의 변동폭을 줄이도록 하였다. 잡음을 각각의 경우의 수로 시뮬레이션 한 결과 전압 제어 발진기의 지터 특성이 전원잡음 감지 회로가 있을 경우 개선되는 것을 확인할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	낮은 전원전압 디지털 회로의 스위칭에 의한 잡음이 어떤 영향을 주는가?	오늘날의 미세 CMOS 공정에서는 전원전압의 크기는 전력소모를 줄이고 소자 및 회로의 신뢰성을 증가시키기 위하여 작아지고 있다. 이런 낮은 전원전압에서는 디지털 회로의 스위칭에 위한 잡음이 전압제어발진기(VCO)의 출력 신호에 다른 주파수 성분의 크기를 증가시켜 출력 신호의 정확도를 떨어트린다. 인버터 또는 차동 형태의 인버터를 사용한 링구조 VCO에서 조그마한 전원전압 변화는 지터 크기에 큰 영향을 준다[1, 2].
	기본적인 위상 고정 루프 어떻게 작동하는가?	장 기본적인 위상 고정 루프는 그림 1과 같이 위상 주파수 검출기, 전하 펌프, 루프 필터, 전압 제어 발진기, 주파수분주기로 이루어진다. 먼저 위상 주파수 검출기에서 전압제어 발진기 출력을 일정 분주비로 분주한 주파수분주기의 출력 주파수와 기준 주파수를 비교하여 위상 차이만큼 전압 펄스 형태로 신호를 출력한다. 전하 펌프에서는 펄스 폭 시간 동안 전류를 다음 단인 루프 필터에 공급한다. 루프 필터에서는 전류를 전압의 형태로 바꾸어 전압 제어 발진기의 전압 제어 입력으로 인가되고, 전압 제어 발진기는 그에 해당하는 주파수를 최종 출력 한다. 하지만 전원에 잡음이 발생하게 되면 VLPF의 전압에 영향을 미치기 때문에 전압 제어 발진기의 출력 주파수에 지터가 더 발생하게 되고, 기본적인 구조의 위상 고정 루프에서는 이것을 보상하여 더 안정적인 주파수를 출력하는 것이 쉽지 않다.
	미세 CMOS 공정 전원전압의 크기는 어떻게 되고 있는가?	이 지터의 크기가 출력 신호의 정확도와 다른 주기를 가진 신호의 크기를 결정하기 때문에 흔들리지 않는 정확한 주기를 갖는 클록 신호 (clock timing jitter)의 지터 크기는 중요하다. 오늘날의 미세 CMOS 공정에서는 전원전압의 크기는 전력소모를 줄이고 소자 및 회로의 신뢰성을 증가시키기 위하여 작아지고 있다. 이런 낮은 전원전압에서는 디지털 회로의 스위칭에 위한 잡음이 전압제어발진기(VCO)의 출력 신호에 다른 주파수 성분의 크기를 증가시켜 출력 신호의 정확도를 떨어트린다.

참고문헌 (9)

F. Herzel and B. Razavi, "A Study of Oscillator Jitter due to Supply and Substrate Noise", IEEE Trans, Circuits Syst. II, vol. 46, no. 1, pp. 56-62, Jan. 1999.

상세보기
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V. von Kaenal, D. Aebischer, C. Piguet, and D. Dijkstra, "A 320MHz, 1.5 mW @ 1.35V CMOS PLL for Microprocessor Clock Generation" IEEE J. Solid-State Circuits, vol. 31, no. 11, pp. 1715-1722, Nov. 1996.

상세보기
K. Chang, J. Wei, C. Huang, S. Li, K. Donnelly, M. Horowitz, and S. Sidiropoulos, "A 0.44-Gb/s CMOS Quad Transceiver Cell using on-chip Regulated Dual-Loop PLLs" IEEE J. Solid-State Circuits, vol. 38, no. 5, pp. 747-754, May 2003.

상세보기
S. Sidiropoulos, D. Liu, J. Kim, G. Wei, and M. Horowitz, "Adaptive Bandwidth DLLs and PLLs using Regulated Supply CMOS Buffers" in Symp. VLSI Circuits Dig., 2000. pp. 124-127.
E. Alon, J. Kim, S. Pamati, K. Chang, and M. Horowitz, "Replica Compensated Linear Regulators for Supply-Regulated Phase-LOcked Loops" IEEE J. Solid-State Circuits, vol. 41, no. 2, pp. 413-424, Feb. 2006.

상세보기
A. Arakali, S. Gondi, and P. K. Hanumolu "Low-Power Supply-Regulation Techniques for Ring Oscillators in Phase-Locked Loops uisng a Split-Tuned Architecture" IEEE J. Solid-State Circuits, vol. 44, no. 8, pp. 2169-2181, Aug. 2009.

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A. Elshazlyi, R. Inti, W. Yin, B. Young, and P. K. Hanumolu "A 0.4-to-3 GHz Digital PLL with PVT Insensitive Supply Noise Cancellation using Deterministic background Calibration" IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 2759-2771, Dec. 2011.

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B. Kim, W. Xu and Chris H. Kim "A Supply-Noise Sensitivity Tracking PLL in 32 nm SOI Featuring a Deep trench Capacitor Based Loop Filter" IEEE J. Solid-State Circuits, vol. 49, no. 4, pp. 1017-1026, Apr. 2014.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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