[논문]FPGA 경계 스캔 체인을 재활용한 FPGA 자가 테스트 회로 설계

윤현식; 강태근; 이현빈

doi:10.5573/ieie.2015.52.6.070

FPGA 경계 스캔 체인을 재활용한 FPGA 자가 테스트 회로 설계
A Design of FPGA Self-test Circuit Reusing FPGA Boundary Scan Chain 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.52 no.6, 2015년, pp.70 - 76

윤현식 (한밭대학교 컴퓨터공학과) , 강태근 (한밭대학교 컴퓨터공학과) , 이현빈 (한밭대학교 컴퓨터공학과)

초록
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본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

Abstract ▼ AI-Helper

This paper introduces an FPGA self-test architecture reusing FPGA boundary scan chain as self-test circuits. An FPGA boundary scan cell is two or three times bigger than a normal boundary scan cell because it is used for configuring the function of input/output pins functions as well as testing and debugging. Accordingly, we analyze the architecture of an FPGA boundary scan cell in detail and design a set of built-in self-test (BIST) circuits in which FPGA boundary scan chain and a small amount of FPGA logic elements. By reusing FPGA boundary scan chain for self-test, we can reduce area overhead and perform a processor based on-board FPGA testing/monitoring. Experimental results show the area overhead comparison and simulation results.

주제어

AI 본문요약
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문제 정의

하지만, FPGA내에 TPG와 ORA 회로를 추가적으로 설계해야 하고 FPGA 내부 또는 외부에 테스트 제어 메커니즘도 필요하기 때문에 많은 설계 및 면적 오버헤드가 발생한다. 따라서, 본 논문에서 프로세서와 FPGA가 함께 장착되어 동작하는 보드 상에서 프로세서를 이용한 BIST 제어와 일반 동작 중에는 사용되지 않는 FPGA내의 Boundary-Scan Chain(BSC)을 재활용한 BIST 회로 설계 방법을 제시한다. BSC를 사용하여 TPG와 ORA 회로를 구현함으로써 오버헤드를 감소할 수 있으며 외부 제어 없이 보드상의 프로세서를 통해 FPGA의 자가 진단할 수 있도록 함으로써 온-라인 테스트가 가능하다.
본 논문에서는 FPGA의 IOB를 BIST 회로로 재활용하는 방법을 제시하였다. 제안하는 BIST는 테스트 실행에 있어, LFSR과 MISR를 위해 XOR과 피드백을 위한 최소의 FPGA 내부로직과 BSC를 이용하는 구조로, 내부 로직이 검증되지 않은 상태에서 BIST가 Fault를 가지고 있을 수 있는 로직을 사용할 가능성을 감소시킴으로써 테스트의 신뢰성을 높인다.
본 논문에서는 보드(board)에 장착되어 있는 FPGA 의 고장 유무 검사를 보드 자체에서 할 수 있는 온-라인(on-line) 테스트/모니터링 구조를 제시한다. FPGA의 자가 테스트를 위해서, Built-in self test(BIST)의 사용을 고려할 수 있다.
FPGA 종류마다 약간씩 차이는 있으나 이 구조를 기반으로 한다. 이처럼 큰 자원을 재활용하여 BIST 회로의 일부로 활용함으로써 자원 활용도와 자가 테스트 회로의 신뢰성을 높이는 것이 본 논문의 목표중 하나이다. IOB의 구조적 특징과 활용 방법은 III장에서 자세히 설명한다.

제안 방법

0”을 제외한 모든 패턴, 즉, 2³²-1개의 패턴을 생성할 수 있도록 생성다항식 1+x²+x⁶+x⁷+x³²을 사용한다. BIST 적용으로 발생하는 FPGA의 면적 오버헤드를 비교하기 위해 벤치마크 회로에 기존의 BIST와 제안하는 BIST를 설계하였다. 표 1은 일반적인 BIST 와 제안하는 BIST의 면적 오버헤드를 나타낸다.
[12]는 FPGA 내부의 자가 테스트 회로를 로직 컴포넌트가 아닌 내부 메모리를 사용하여 설계하는 방식을 제시하였다. FPGA 내부 메모리 구조의 특징을 분석하여 BIST 회로, 즉, Linear Feedback Shift Register(LFSR)와 Multiple Input Signature Register(MISR) 설계를 위하여 FPGA 내부 메모리를 활용 할 수 있는 방법을 제시하였다. 하지만, 여전히 XOR 연결을 위해 적지 않은 LE가 사용되고 FPGA에 설계되는 기능이 메모리를 많이 사용하는 경우에는 테스트 회로 구현이 불가능하다.
LFSR에서 생성된 패턴은 Update_DR 신호와 함께 인가되고(LFSR_out) 벤치마크 회로를 통과한 결과 데이터는 캡쳐 상태에서 MISR로 입력된다. 이러한 과정을 검증하기 위하여 MISR에서 17, 18번째 IOB의 연속된 5개의 플립-플롭(IOB17/FF2-3과 IOB18/FF1-3)의 값을 샘플링 하였다. 결과 데이터는 Capture_DR 상태에서 한 차례 앞선 Update_DR 신호를 통해 출력된 MISR의 초기 값과 압축되어 IOB17/FF2에 입력된다.
테스트 제어 신호인 TMS, TCK, TRST는 공유되고 데이터 입출력인 TDI-TDO는 BSC를 통하여 직렬로 연결된다. 이러한 기본 구조에, 본 논문에서는 TAP Signal MUX 블록을 추가한다. External Test 신호에 의해 외부의 접근을 통한 테스트시와 보드 상에서 프로세서에 의한 테스트시 테스트 신호 경로를 변경 할 수있도록 한다.
FPGA의 자가 테스트를 위해서, Built-in self test(BIST)의 사용을 고려할 수 있다. 일반적인 BIST는 Test Pattern Generator(TPG)를 통하여 생성된 테스트 패턴을 테스트 대상 회로(circuit-under-test, CUT)에 인가하고 그 회로의 출력인 테스트 결과를 Output Response Analyzer(ORA)를 통하여 압축 또는 분석하여 기대 결과와 비교함으로써 자가 테스트를 수행한다. 하지만, FPGA내에 TPG와 ORA 회로를 추가적으로 설계해야 하고 FPGA 내부 또는 외부에 테스트 제어 메커니즘도 필요하기 때문에 많은 설계 및 면적 오버헤드가 발생한다.
LFSR 에 의한 패턴 생성은 반복 횟수는 미리 설정된 반복 횟수(Last SHIFT)가 되면 완료한다. 주입할 SEED가 남아 있으면 다음 SEED의 주입과 패턴 생성을 반복하는데, 본 논문에서 제시하는 구조에서는 LFSR과 MISR가 FPGA BSC의 일부로써 TAPC에 의해 동시에 제어되므로 LFSR에 SEED 주입시 MISR의 압축 결과의 추출과 초기화를 동시에 진행해야 한다. 기본적으로 테스트는 모든 SEED의 주입이 완료되고, 모든 패턴의 결과가 압축 될 때까지 진행한다.
[6]은 FPGA에서 기능이 구현된 부분을 Working 영역, 그 외의 부분을 Self-testing 영역으로 정의하고, Self-testing 영역에 테스트 회로를 설계하여 Working 영역을 테스트 하는 구조를 제시하였다. 테스트시에도 정상 동작을 유지하기 위하여, Working 영역을 여러 부분으로 나누고 각 부분 (part-under-test, PUT)을 순차적으로 테스트 하되 테스트 시작 전에 해당 PUT의 기능을 이미 테스트 된 영역에 옮겨 Working 영역에 참여하도록 연결을 재구성 하였다. 기존의 여러 방식^[7∼11]에서 이와 같이 FPGA 내부에서 기능에 참여하지 않는 영역을 테스트 회로로 사용한다.

대상 데이터

실험을 위하여 ISCAS-85의 c6288을 벤치마크 회로로 사용한다. c6288은 반가산기(half-adder)와 전가산기 (full-adder)의 조합으로 구성된 16x16 곱셈기로, 입력과 출력 비트 수가 각각 32개 이므로 기능 검증 패턴 생성을 위한 32-비트의 LFSR과 MISR가 요구된다.

성능/효과

(2) FPGA 로직의 결과는 IOB In을 통하여 FF2에 캡쳐(Capture) 되거나 FPGA의 외부로 출력 (Chip out) 될 수 있다.
(3) FF2에 저장된 데이터는 FF3으로 쉬프트 될 수있고 FF3에 저장된 데이터는 TDO를 통하여 다음 IOB의 FF1로 쉬프트 될 수 있다.
제안하는 BIST는 테스트 실행에 있어, LFSR과 MISR를 위해 XOR과 피드백을 위한 최소의 FPGA 내부로직과 BSC를 이용하는 구조로, 내부 로직이 검증되지 않은 상태에서 BIST가 Fault를 가지고 있을 수 있는 로직을 사용할 가능성을 감소시킴으로써 테스트의 신뢰성을 높인다. 또한 회로의 기능 테스트뿐만 아니라 FPGA의 구조적 테스트에 적용이 가능하며, 칩의 디버깅과 연결구성을 위해 매우 큰 영역을 차지하지만 정상 동작 시에는 사용되지 않은 IOB를 재활용함으로써 FPGA 테스트를 위한 오버헤드를 크게 줄일 수 있다.
결과 데이터는 Capture_DR 상태에서 한 차례 앞선 Update_DR 신호를 통해 출력된 MISR의 초기 값과 압축되어 IOB17/FF2에 입력된다. 이 후, 연속된 두 번의 쉬프트 동작을 통해 다음 IOB의 첫 번째 플립-플롭(IOB18/FF1)으로 전달되고, Update_DR 상태에서 출력 되면, 그 다음 캡쳐 동작에서 새로운 결과 데이터와 XOR 게이트를 통해 압축되어 IOB18/FF2에 저장됨을 확인 할 수 있다. Shift_DR 상태에서 벗어나 그 다음 캡쳐 동작을 수행하기 위하여 Capture_DR 상태로 이동해야 하고, Exit1_DRUpdate_ DR-Select_DR_Scan 상태를 거쳐야 하기 때문에 IOB의 FF1에 쉬프트 된 후 압축 데이터가 FF2에 캡쳐 되기까지 시간이 걸리는 것을 확인 할 수 있다.
표 1은 일반적인 BIST 와 제안하는 BIST의 면적 오버헤드를 나타낸다. 제안 하는 BIST는 32-비트의 입출력의 회로에 적용하기 위해 기존 BIST보다 LFSR과 MISR에 1-비트 씩, 총 2-비트가 추가되지만, BSC를 기반으로 패턴 생성을 위한 XOR과 내부 연결을 제외하고 레지스터를 사용하지 않기 때문에, 모든 회로를 내부에 구성하는 기존 BIST보다 62%의 면적 오버헤드를 감소 할 수 있다.
본 논문에서는 FPGA의 IOB를 BIST 회로로 재활용하는 방법을 제시하였다. 제안하는 BIST는 테스트 실행에 있어, LFSR과 MISR를 위해 XOR과 피드백을 위한 최소의 FPGA 내부로직과 BSC를 이용하는 구조로, 내부 로직이 검증되지 않은 상태에서 BIST가 Fault를 가지고 있을 수 있는 로직을 사용할 가능성을 감소시킴으로써 테스트의 신뢰성을 높인다. 또한 회로의 기능 테스트뿐만 아니라 FPGA의 구조적 테스트에 적용이 가능하며, 칩의 디버깅과 연결구성을 위해 매우 큰 영역을 차지하지만 정상 동작 시에는 사용되지 않은 IOB를 재활용함으로써 FPGA 테스트를 위한 오버헤드를 크게 줄일 수 있다.

후속연구

기본적으로 테스트는 모든 SEED의 주입이 완료되고, 모든 패턴의 결과가 압축 될 때까지 진행한다. 그러나 두 번째 SEED의 입력부터 TDO로 추출되는 MISR의 압축 결과의 관측이 예상한 값과 일치 하지 않으면 테스트 프로그램의 설정에 따라 더 이상의 테스트를 수행하지않고 중단 할 수도 있을 것이다. 테스트가 완료되면 프로세서는 진단 결과를 사용자에게 알리고 FPGA를 다시 정상 동작을 할 수 있도록 연결을 재구성한다.

질의응답

핵심어	질문	논문에서 추출한 답변
	BIST의 테스트 수행 방법은?	FPGA의 자가 테스트를 위해서, Built-in self test(BIST)의 사용을 고려할 수 있다. 일반적인 BIST는 Test Pattern Generator(TPG)를 통하여 생성된 테스트 패턴을 테스트 대상 회로(circuit-under-test, CUT)에 인가하고 그 회로의 출력인 테스트 결과를 Output Response Analyzer(ORA)를 통하여 압축 또는 분석하여 기대 결과와 비교함으로써 자가 테스트를 수행한다. 하지만, FPGA내에 TPG와 ORA 회로를 추가적으로 설계해야 하고 FPGA 내부 또는 외부에 테스트 제어 메커니즘도 필요하기 때문에 많은 설계 및 면적 오버헤드가 발생한다.
	고집적화로 반도체 칩의 장점은?	반도체 제조공정의 고집적화로 반도체 칩(ASIC (Application Specific Integrated Circuit) 또는 SoC (System-on-Chip))의 크기와 전력 소모가 줄고, 따라서 가격도 낮아졌다. 하지만, 칩 내부의 소자 간 간격이 좁아져 간섭에 의한 오류가 증가하고 있다.
	고집적화로 반도체 칩의 문제점은?	반도체 제조공정의 고집적화로 반도체 칩(ASIC (Application Specific Integrated Circuit) 또는 SoC (System-on-Chip))의 크기와 전력 소모가 줄고, 따라서 가격도 낮아졌다. 하지만, 칩 내부의 소자 간 간격이 좁아져 간섭에 의한 오류가 증가하고 있다. 정상 동작 중에도 동작환경에 의한 외부간섭과 긴 동작시간에 의한 스트레스로 인하여 갑작스런 오동작이 발생할 수 있다[1, 2]. 이러한 문제를 해결하기 위하여 칩이 시스템에 장착된 후에도 스스로 고장을 모니터링 할 수 있는 기술이 많이 연구되고 있다[3∼4].

참고문헌 (12)

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상세보기
P. Gadde, and M. Niamat, "FPGA Memory Testing Technique using BIST," IEEE Int. Midwest Symp. on Circuits and Systems (MWSCAS), pp. 473-476, Aug 2013.
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상세보기
S. Vemula, and C. Stroud, "Built-in self-test for programmable I/O buffers in FPGAs and SoCs," IEEE Southeastern Symp. on System Theory, pp. 534-538, Mar 2006.
S. Rehman, M. Benabdenbi, and L. Anghel, "BIST for Logic and Local Interconnect Resources in a Novel Mesh of Cluster FPGA," IEEE Int. Symp. on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), pp. 296-301, Oct 2013.
K. Ito, T. Yoneda, Y. Yamato, K. Hatayama, and M. Inoue, "Efficient Scan-Based BIST Architecture for Application-Dependent FPGA Test," IEICE Tech. Vol. 113, no. 353, pp. 1-6, 2013.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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