[논문]저전력 복합 스위칭 기반의 0.16㎟ 12b 30MS/s 0.18um CMOS SAR ADC

신희욱; 정종민; 안태지; 박준상; 이승훈

doi:10.5573/ieie.2016.53.7.027

저전력 복합 스위칭 기반의 0.16㎟ 12b 30MS/s 0.18um CMOS SAR ADC
A 0.16㎟ 12b 30MS/s 0.18um CMOS SAR ADC Based on Low-Power Composite Switching 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.53 no.7 = no.464, 2016년, pp.27 - 38

신희욱 (서강대학교 전자공학과) , 정종민 ((주)동운아나텍) , 안태지 (서강대학교 전자공학과) , 박준상 (서강대학교 전자공학과) , 이승훈 (서강대학교 전자공학과)

초록
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본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

Abstract ▼ AI-Helper

This work proposes a 12b 30MS/s 0.18um CMOS SAR ADC based on low-power composite switching with an active die area of $0.16mm^2$. The proposed composite switching employs the conventional $V_{CM}$-based switching and monotonic switching sequences while minimizing the switching power consumption of a DAC and the dynamic offset to constrain a linearity of the SAR ADC. Two equally-divided capacitors topology and the reference scaling are employed to implement the $V_{CM}$-based switching effectively and match an input signal range with a reference voltage range in the proposed C-R hybrid DAC. The techniques also simplify the overall circuits and reduce the total number of unit capacitors up to 64 in the fully differential version of the prototype 12b ADC. Meanwhile, the SAR logic block of the proposed SAR ADC employs a simple latch-type register rather than a D flip-flop-based register not only to improve the speed and stability of the SAR operation but also to reduce the area and power consumption by driving reference switches in the DAC directly without any decoder. The measured DNL and INL of the prototype ADC in a 0.18um CMOS are within 0.85LSB and 2.53LSB, respectively. The ADC shows a maximum SNDR of a 59.33dB and a maximum SFDR of 69.83dB at 30MS/s. The ADC consumes 2.25mW at a 1.8V supply voltage.

주제어

AI 본문요약
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문제 정의

본 논문에서는 0.18um CMOS 공정을 기반으로 다양한 이미지 센서 응용을 위한 12비트 30MS/s SAR ADC 를 제안한다. 제안하는 시제품 ADC에는 복합 스위칭 기법과 하위 7비트를 결정하는 저항 열 및 7개의 단위 커패시터를 사용하여 기존의 구조에 비해 매우 적은 개수의 단위 커패시터를 적용한 C-R 하이브리드 DAC를 구성하였다.
본 논문에서는 일반적인 monotonic 스위칭 및 V_CM 기반의 스위칭 기법과 새로이 연구되는 스위칭 기법들의 문제점인 동적 오프셋 문제 및 입력신호 크기에 따른 전하 유입 문제를 해결함과 동시에 DAC의 구조 및 디지털 회로의 간소화를 위한 저전력 복합 스위칭 기법을 제안한다. 또한, capacitor-resistor (C-R) 하이브리드 DAC 구조, 기준전압 레인지 스케일링 기법 및 래치구조의 레지스터와 같은 다양한 설계기법을 적용하여 면적 및 전력소모를 최소화한 12비트 30MS/s SAR ADC를 제안한다.

제안 방법

. 따라서 본 논문에서는 monotonic 스위칭 기법에 VCM 기반의 스위칭 기법을 접목한 저전력 복합 스위칭 기법을 제안하여, ADC 성능에 영향을 주지 않는 12비트 정확도 이내로 동적 오프셋을 줄이는 동시에 간단한 스위칭 동작으로 복잡한 디지털 회로를 간소화하였다[7]. 제안하는 복합스위칭 기법의 동작은 그림 3과 같다.
. 또한 botom-plate 입력 샘플링을 실시하여 입력신호 크기에 따른 전하 유입 문제를 해결하였다. 제안하는 DAC에는 SAR 논리회로 및 DAC에 별도의 스위치 추가 없이 커패시터에 등가적으로 V_CM 전압인가를 위해 균등 분할 커패시터 구조를 사용하였으며, 기준전압 레인지 스케일링 기법을 통해 입력신호 및 기준전압의 범위를 일치시켰다^[7].
)를 제거할 수 있다. 또한, 14개의 기준전압을 생성하는 저항 열을 사용하여 추가적인 7개의 단위 커패시터와 함께 하위 7비트를 결정하고, 상위 7개의 커패시터 (2¹⁰C_U에서 2⁴C_U)를 제거함으로써 SAR 동작에 사용되는 단위 커패시터 개수를 2개로 최소화하였다. 그러나 최소화된 DAC의 커패시터 크기 (22C_U)와 입력신호에 따른 각각의 디지털 코드를 결정하기 위한 커패시터 크기의 비율이 2의 지수 승이 되지 않으며, 이로 인해 입력신호와 기준전압 범위가 일치하지 않는 문제점이 발생한다.
)를 제거하였다. 또한, 14개의 기준전압을 생성하는 저항열 및 7개의 단위 커패시터를 통해 하위 7비트를 결정하는 C-R 하이브리드 DAC 구조를 적용함으로써, 최대 커패시터의 크기를 2¹⁰C_U에서 2³C_U로 감소시켰다. 한편, SAR　ADC에 인가되는 입력신호와 기준전압 사이의 범위를 맞추어 주는 기준전압 레인지 스케일링 기법을 위해 10C_U를 추가하였다.
복합 스위칭 기법은 DAC 출력의 VCM 변화를 ADC의 성능에 영향을 주지 않는 범위에서 최적화하고, 평균 스위칭 전력소모는 monotonic 및 V_CM 기반의 스위칭 기법보다 작게 구현 가능하다. 또한, botom-plate 입력 샘플링을 하여 입력신호 크기에 따른 전하 유입에 의한 ADC 성능저하 문제를 해결하고, 간단한 스위칭 동작으로 V_CM 기반의 스위칭 기법에서 사용되는 스위치 개수의 75%만을 사용하여 추가적인 스위칭 동작 시 필요한 디지털 회로를 간소화시켜 DAC 면적을 줄였다.
기반의 스위칭 기법과 새로이 연구되는 스위칭 기법들의 문제점인 동적 오프셋 문제 및 입력신호 크기에 따른 전하 유입 문제를 해결함과 동시에 DAC의 구조 및 디지털 회로의 간소화를 위한 저전력 복합 스위칭 기법을 제안한다. 또한, capacitor-resistor (C-R) 하이브리드 DAC 구조, 기준전압 레인지 스케일링 기법 및 래치구조의 레지스터와 같은 다양한 설계기법을 적용하여 면적 및 전력소모를 최소화한 12비트 30MS/s SAR ADC를 제안한다.
제안하는 시제품 ADC에는 복합 스위칭 기법과 하위 7비트를 결정하는 저항 열 및 7개의 단위 커패시터를 사용하여 기존의 구조에 비해 매우 적은 개수의 단위 커패시터를 적용한 C-R 하이브리드 DAC를 구성하였다. 또한, 제안하는 C-R 하이브리드 DAC에는 기준전압 레인지 스케일링 기법을 적용하기 위해 DAC 의 커패시터 열에 10C_U를 추가하여 전체 커패시터 크기를 32C_U로 구성함으로써 입력신호와 기준전압의 범위를 일치시켰고, 균등 분할 커패시터 구조를 적용하여 추가적인 스위치 및 디지털 회로 없이 VCM 기반의 스위칭이 가능하도록 하였다. 디지털 SAR 논리회로에는 D 플립 플롭 기반의 레지스터 대신 간단한 래치구조의 레지스터를 적용하여 면적을 줄이는 동시에 SAR ADC 동작의 안정성을 향상시키며, D 플립플롭 기반의 레지스터의 데이터 출력 지연 시간보다 약 3배 빠른 동작속도를 구현하여 SAR 동작속도 또한 향상시켰다.
본 논문에서 제안하는 SAR ADC는 저전력 복합 스위칭 기법이 적용된 0.16mm² 면적의 12비트 30MS/s SAR ADC로써 그림 1과 같이 C-R 하이브리드 DAC, 비교기, SAR 논리회로 및 온-칩 기준전류 및 전압 발생기로 구성된다.
아래 표 2에는 저항 열을 통해 결정되는 비트수에 따라, DAC에서 필요한 단위 커패시터 및 저항 개수, 예상 DAC 면적과 요구되는 저항의 정합 정확도를 비교 분석 하였다.
그러나 레지스터에 저장될 데이터신호인 비교기의 출력신호와 레지스터의 클록 신호 엣지 간의 동기화가 제대로 이루어지지 않으면 정상적인 SAR 동작을 수행하지 못하고 비교기의 출력신호에 따른 올바른 디지털 코드를 출력할 수 없는 문제가 발생한다. 이러한 문제를 해결하기 위해 그림 9와 같이 SAR 논리회로에 D 플립플롭 기반의 레지스터 대신 제안하는 래치구조의 레지스터를 적용하여 더욱 빠르고 안정된 SAR 동작이 가능하도록 하였다.
기준전압 레인지 스케일링 기법을 사용하지 않을 경우, SAR 동작 시 각 위상의 입력신호 및 기준전압의 비교 구간은 16V_REF/2에서 V_REF/(2×2⁶)으로 줄어들어 입력신호와 비교 구간 간의 범위 비율이 2의 지수 승을 가지지 않는 문제점이 발생한다. 이러한 문제점을 해결하기 위해 기준전압 레인지 스케일링 기법을 적용하여 SAR 동작 시 각 위상의 입력신호 및 기준전압의 비교 구간을 VREF/2에서 VREF/2¹¹로줄임으로써 입력신호와 비교 구간 사이의 범위 비율이 2의 지수 승이 되게 하여 입력신호 및 기준전압의 범위를 일치시켜 주었다.
또한 botom-plate 입력 샘플링을 실시하여 입력신호 크기에 따른 전하 유입 문제를 해결하였다. 제안하는 DAC에는 SAR 논리회로 및 DAC에 별도의 스위치 추가 없이 커패시터에 등가적으로 V_CM 전압인가를 위해 균등 분할 커패시터 구조를 사용하였으며, 기준전압 레인지 스케일링 기법을 통해 입력신호 및 기준전압의 범위를 일치시켰다^[7].
제안하는 DAC에는 V_CM 기반의 스위칭 기법을 위한 커패시터 및 기준전압 레인지 스케일링을 위한 커패시터의 botom plate에 추가적인 스위치 및 디지털 회로 없이 등가적으로 VCM을 인가하기 위하여 균등 분할 커패시터 구조를 사용하였고^[7], 이를 통한 VCM 기반의 스위칭 및 기준전압 레인지 스케일링의 동작 원리는 그림 7과 같다.
제안하는 DAC의 면적을 최소화하기 위해서 C-R 하이브리드 DAC 구조를 사용하였으며, 적용된 저항 열은 하위 7비트 결정을 위해 14개의 기준전압을 생성한다. 이때, 저항 열에서 생성된 14개의 기준전압들 (V_REF+,-/2^m )은 아래의 식 (2)와 같이 저항 간 부정합으로 발생하는 비선형 오류 (V_ERROR)에 의해 비이상적인 기준전압들 (V_REF,MIS/2^m )로 왜곡되어 전체 ADC의 성능을 저하 시킬 수 있으며, m은 1부터 7까지의 정수 값을 나타낸다.
제안하는 SAR ADC에 적용된 저전력 복합 스위칭 기법은 monotonic 스위칭 기법에 V_CM 기반의 스위칭 기법을 접목시켜 DAC 출력의 V_CM 변화에 따른 동적 오프셋의 문제와 DAC의 평균 스위칭 전력소모를 최소화하며, 간단한 스위칭 동작을 통해 SAR 동작에 사용되는 스위치 개수 및 이를 구동하기 위한 디지털 회로를 간소화하였다^[7]. 또한 botom-plate 입력 샘플링을 실시하여 입력신호 크기에 따른 전하 유입 문제를 해결하였다.
제안하는 SAR ADC의 DAC는 복합 스위칭 기법을 통해 DAC 내 가장 큰 면적을 차지하며 최상위 비트를 결정하는 커패시터 (2¹¹C_U)를 제거할 수 있다. 또한, 14개의 기준전압을 생성하는 저항 열을 사용하여 추가적인 7개의 단위 커패시터와 함께 하위 7비트를 결정하고, 상위 7개의 커패시터 (2¹⁰C_U에서 2⁴C_U)를 제거함으로써 SAR 동작에 사용되는 단위 커패시터 개수를 2개로 최소화하였다.
제안하는 SAR ADC의 DAC에는 저전력 복합 스위칭 기법을 적용하였고, 이를 통해 DAC 내에 가장 큰 면적을 차지하며 최상위 비트를 결정하는 커패시터 (2¹¹C_U)를 제거하였다. 또한, 14개의 기준전압을 생성하는 저항열 및 7개의 단위 커패시터를 통해 하위 7비트를 결정하는 C-R 하이브리드 DAC 구조를 적용함으로써, 최대 커패시터의 크기를 2¹⁰C_U에서 2³C_U로 감소시켰다.
제안하는 기준전압 레인지 스케일링 기법은 그림 5와같이 DAC의 커패시터 열에 10C_U를 추가하여 전체 커패시터 크기를 32C_U로 구성하여, 각 디지털 코드를 결정하기 위한 커패시터 크기와 전체 커패시터 크기 (32C_U)의 비율이 2의 지수 승이 되도록 하였다. 이에 따라 모든 비트 결정에서 DAC 출력 전압에 기준전압이 주는 영향이 2의 지수 승 비율로 생성되어 입력신호와 기준 전압의 범위를 일치시켰다^[7].
18um CMOS 공정을 기반으로 다양한 이미지 센서 응용을 위한 12비트 30MS/s SAR ADC 를 제안한다. 제안하는 시제품 ADC에는 복합 스위칭 기법과 하위 7비트를 결정하는 저항 열 및 7개의 단위 커패시터를 사용하여 기존의 구조에 비해 매우 적은 개수의 단위 커패시터를 적용한 C-R 하이브리드 DAC를 구성하였다. 또한, 제안하는 C-R 하이브리드 DAC에는 기준전압 레인지 스케일링 기법을 적용하기 위해 DAC 의 커패시터 열에 10C_U를 추가하여 전체 커패시터 크기를 32C_U로 구성함으로써 입력신호와 기준전압의 범위를 일치시켰고, 균등 분할 커패시터 구조를 적용하여 추가적인 스위치 및 디지털 회로 없이 VCM 기반의 스위칭이 가능하도록 하였다.
총 12비트 출력 중에서 하위 7비트 결정을 위해 C-R 하이브리드 DAC 구조를 사용함으로써, 전체 커패시터 개수를 획기적으로 줄여 전체 DAC 면적을 최소화하였다[7～8]. 한편, SAR 논리회로는 래치 형식의 레지스터를 적용하여 SAR 동작의 동작속도 및 안정성을 향상시킴과 동시에 DAC 스위칭에 필요한 디코더 논리회로를 제거하여 추가적으로 면적 및 전력소모를 최소화하였다.
또한, 14개의 기준전압을 생성하는 저항열 및 7개의 단위 커패시터를 통해 하위 7비트를 결정하는 C-R 하이브리드 DAC 구조를 적용함으로써, 최대 커패시터의 크기를 2¹⁰C_U에서 2³C_U로 감소시켰다. 한편, SAR　ADC에 인가되는 입력신호와 기준전압 사이의 범위를 맞추어 주는 기준전압 레인지 스케일링 기법을 위해 10C_U를 추가하였다. 이와 같은 다양한 설계기법을 통해 전체 사용되는 커패시터 크기를 32CU로 최적화함으로써 면적 및 전력소모를 최소화하였다^[7].
디지털 SAR 논리회로에는 D 플립 플롭 기반의 레지스터 대신 간단한 래치구조의 레지스터를 적용하여 면적을 줄이는 동시에 SAR ADC 동작의 안정성을 향상시키며, D 플립플롭 기반의 레지스터의 데이터 출력 지연 시간보다 약 3배 빠른 동작속도를 구현하여 SAR 동작속도 또한 향상시켰다. 한편, 전원전압 및 온도에 덜 민감한 저전력 기준전류 및 전압 발생 기를 온-칩으로 집적하여 잡음을 최소화하면서 사용자의 시스템 응용에 따라 선택적으로 다른 크기의 기준전압 값을 외부에서 인가할 수 있도록 하였다.

대상 데이터

제안하는 12비트 30MS/s ADC는 0.18um CMOS 공정으로 제작되었으며, 시제품 ADC의 레이아웃은 그림12와 같다. 단위 커패시터의 크기는 1.

데이터처리

57mW 이다. 표 5에는 기존에 발표된 10비트에서 12비트 수준의 SAR ADC의 성능과 제안하는 시제품 ADC의 성능을 비교하였다. 제안하는 ADC는 별도의 보정기법을 사용하지 않으면서도 칩 면적 및 사용 되는 전체 커패시터 개수 등의 측면에서 경쟁력을 가진다^[16～20].

성능/효과

변화를 최소화 하였다. 두 개의 기준전압인 V_REF+ 및 V_REF-의 차이인 VREF를 기준으로, 제안하는 SAR ADC에서는 복합 스위칭 기법을 사용하여 DAC 출력의 V_CM이 항상 1/16VREF 이내로 변화하도록 함으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제도 최소화할 수 있다.
그림 14는 제안하는 ADC를 매트랩 모델링하여 커패시터 및 저항에 부정합을 적용하였을 때의 INL 모의실험 파형이다. 모의실험 결과 측정된 INL 파형과 유사한 결과를 보이며, 이때의 최상위 비트를 결정하는 커패시터의 상대 정합 정확도는 약 10비트 수준이다.
최상위 2비트 결정을 위한 V_CM 기반의 스위칭 기법이 적용된 2개의 2C_U 및 2개의 4C_U에는 균등 분할 커패시터 구조를 통하여 비교기의 비교 동작이 수행되기 전, 2개의 각 세부 커패시터의 botom plate에 서로 다른 기준전압인 V_REF+ 및 V_REF-을 인가함으로써 등가적으로 V_CM이 균등 분할 커패시터에 인가된 것과 동일한 효과를 가진다. 비교기의 비교 동작이 수행된 후, 출력되는 디지털 코드에 의해 세부 커패시터의 botom plate에는 서로 같은 기준전압으로 V_REF+또는 V_REF-이 인가되어 등가적으로 균등 분할 커패시터는 V_REF+ 또는 V_REF-가 인가된 것과 동일한 효과를 가지며, 결과적으로 추가적인 스위치 및 디지털 회로 없이 V_CM기반의 스위칭 기법을 구현하였다. 동일한 원리로 기준전압 레인지 스케일링을 위한 2개의 5C_U에는 SAR 동작 수행 시 2개의 세부 커패시터의 botom plate에 서로 다른 기준전압인 V_REF+및 V_REF-을 인가함으로써, 등가적으로 V_CM이 인가된 효과를 갖도록 하였다.
이를 통해, 저항 열 및 단위 커패시터로 하위 7비트를 결정하는 C-R 하이브리드 DAC 구조가 0.18um CMOS 공정에서 제공하는 저항의 최대 정합 정확도를 고려하여 DAC의 면적을 최소화한 구조임을 확인 할 수 있다. 또한, 기준 전류 및 전압 발생기에 기준전압을 생성하기 위한 저항 열을 DAC 내 저항 열과 공유하여 사용하기 때문에 DAC 내 저항 열은 추가적으로 전력을 소모하지 않는다.
표 3에는 제안하는 ADC의 온-칩 기준전류 및 전압 발생기를 제외한 각 블록 별 전력소모를 나타내었다. 저전력 복합 스위칭 기법을 사용하는 동시에 사용되는 단위 커패시터 개수를 2개로 최소화함으로써 DAC의 전력소모를 크게 줄였다. 가장 많은 전력을 소모하는 블록은 전체 전력소모의 약 72%에 해당하는 디지털 SAR 논리회로이며, 이는 미세공정 사용 시 전력소모를 더 줄일 수 있음을 의미한다.
. 제안하는 DAC의 VOUTN,MIS 는 저항 열에서 생성된 V_REF,MIS/2m이 전체 커패시터 크기 (32C_U)의 비율만큼 감쇄되어 VREF,MIS/2^(m+5)로 나타나며, 이로 인해 V^ERROR 또한 2⁵만큼 감쇄되어 나타나게 된다. 따라서, V_REF,MIS/2m는 V_OUTN,MIS가 12비트 해상도의 1/2LSB 이내가 되어 ADC의 성능에 영향을 주지 않기 위해 단지 8비트 이상의 정합 정확도만 요구된다.
제안하는 설계기법들을 적용한 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.85LSB, 2.53LSB 수준을 보인다. 또한, 30MS/s의 동작속도에서 5MHz의 입력 신호를 인가했을때 측정된 SNDR 및 SFDR은 각각 최대 59.
표 1에서 보는 바와 같이 제안하는 저전력 복합 스위칭 기법의 DAC 출력의 최대 V_CM 변화는 monotonic 스위칭 기법 대비 7/16V_REF 만큼 작고, 평균 스위칭 전력소모는 monotonic 스위칭 기법보다 352CV_REF²만큼 작다. 복합 스위칭 기법은 DAC 출력의 VCM 변화를 ADC의 성능에 영향을 주지 않는 범위에서 최적화하고, 평균 스위칭 전력소모는 monotonic 및 V_CM 기반의 스위칭 기법보다 작게 구현 가능하다.
한편, 제안하는 래치구조의 레지스터는 0.093ns의 데이터 출력 지연 시간을 가져 D 플립플롭 기반의 레지스터보다 약 3배 빠른 동작속도를 구현함으로써 SAR 동작속도를 향상시키고, 사용되는 총 트랜지스터의 개수를 1/4 수준으로 줄여 면적 및 전력소모도 감소시킬 수 있다. 또한, 래치구조의 레지스터는 출력되는 값을 통해 디코더 논리회로 없이 직접 DAC의 스위치를 구동 할 수 있어 추가적으로 면적 및 전력소모를 감소시킨다.

후속연구

제안하는 ADC는 별도의 보정기법을 사용하지 않으면서도 칩 면적 및 사용 되는 전체 커패시터 개수 등의 측면에서 경쟁력을 가진다^[16～20].또한, 미세공정 사용 시 줄어든 전력 소모로 인하여 좀 더 경쟁력 있는 figure of merit (FoM) 값을 가질 수 있을 것이라 판단된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	VCM 기반의 스위칭 기법의 특징은?	또한, SAR 동작 시 DAC출력의 VCM이 변화하여 ADC의 성능저하 요인이 되는 동적 오프셋이 발생하는 단점이 있다. 한편, VCM 기반의 스위칭 기법은 botom-plate 입력 샘플링을 하여 입력 신호 크기에 따른 전하 유입 문제가 발생하지 않으며, SAR 동작 시 DAC 출력의 VCM이 항상 일정하기 때문에 동적 오프셋이 발생하지 않는다. 그러나 DAC에 VCM 기반의 스위칭 기법을 적용시킴으로써 monotonic 스위칭 기법 보다 많은 수의 스위치가 필요하고, 이를 구동하기 위해 복잡한 디지털 회로가 추가로 요구되어 면적이 증가하는 단점이 있다.
	기존의 monotonic 스위칭 기법의 단점은?	기존의 monotonic 스위칭 기법은 DAC에서 사용되는 스위치의 개수가 적고 비교적 간단한 SAR 동작으로 인해 디지털 회로를 복잡하지 않게 구현 가능하다. 그러나 top-plate 입력 샘플링으로 인해 입력신호 크기에 따른 전하 유입 문제가 존재하여 높은 해상도를 가지는 SAR ADC 구현에는 불리한 측면이 있다. 또한, SAR 동작 시 DAC출력의 VCM이 변화하여 ADC의 성능저하 요인이 되는 동적 오프셋이 발생하는 단점이 있다. 한편, VCM 기반의 스위칭 기법은 botom-plate 입력 샘플링을 하여 입력 신호 크기에 따른 전하 유입 문제가 발생하지 않으며, SAR 동작 시 DAC 출력의 VCM이 항상 일정하기 때문에 동적 오프셋이 발생하지 않는다.
	디지털 회로 기반의 sucesive-aproximation register의 특징은?	또한, 하나의 칩에 여러 개의 회로가 집적되어야 하기 때문에 작은 면적 및 뛰어난 전력 효율성을 가지는 ADC가 필수적이다. 이에 따라 파이프라인, 델타-시그마 및 알고리즈믹 구조의 ADC에 비해 작은 면적 및 적은 전력소모를 가지며, 65nm 및 45nm 공정 등 미세 나노 공정 기술의 발달과 함께 경쟁력을 가질 수 있는 디지털 회로 기반의 sucesive-aproximation register (SAR) ADC에 대한 연구가 활발히 진행되고 있다[1～4].

참고문헌 (20)

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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