[논문]광대역 주입동기식 주파수 분주기 기반 40 GHz CMOS PLL 주파수 합성기 설계

남웅태; 손지훈; 신현철

doi:10.5515/kjkiees.2016.27.8.717

광대역 주입동기식 주파수 분주기 기반 40 GHz CMOS PLL 주파수 합성기 설계
Design of a 40 GHz CMOS Phase-Locked Loop Frequency Synthesizer Using Wide-Band Injection-Locked Frequency Divider 원문보기

韓國電磁波學會論文誌 = The journal of Korean Institute of Electromagnetic Engineering and Science, v.27 no.8, 2016년, pp.717 - 724

남웅태 (광운대학교 전파공학과) , 손지훈 (광운대학교 전파공학과) , 신현철 (광운대학교 전파공학과)

초록
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본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.

Abstract ▼ AI-Helper

This paper presents design of a 40 GHz CMOS PLL frequency synthesizer for a 60 GHz sliding-IF RF transceiver. For stable locking over a wide bandwith for a injection-locked frequency divider, an inductive-peaking technique is employed so that it ensures the PLL can safely lock across the very wide tuning range of the VCO. Also, Injection-locked type LC-buffer with low-phase noise and low-power consumption is added in between the VCO and ILFD so that it can block any undesirable interaction and performance degradation between VCO and ILFD. The PLL is designed in 65 nm CMOS precess. It covers from 37.9 to 45.3 GHz of the output frequency. and its power consumption is 74 mA from 1.2 V power supply.

주제어

AI 본문요약
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문제 정의

본 논문에서는 인덕티브 피킹 기법을 이용한 넓은 동기 범위 ILFD를 제시하고, 이를 적용한 40 GHz 대역 CMOS PLL 주파수 합성기 설계에 대하여 기술한다.

제안 방법

이는 전압 제어 발진기에 대해 높은 커패시터 부하를 야기하므로 전압 제어 발진기의 출력 주파수 변화범위가 제한되는 문제가 발생하며, 또한 추가적으로 바이어스 전압을 공급해야 하는 문제가 있다. 이러한 이유들로 인하여 그림 3(b)와 같이 전압 제어 발진기와 ILFD 사이에 버퍼를 위치시키고, 전압 제어 발진기의 출력을 버퍼를 거쳐 ILFD 입력 단에 주입하는 방법이 선호된다^[6],[8],[10] 버퍼는 전압 제어 발진기와 ILFD 상호간에 발생할 수 있는 간섭을 차단할 수 있다는 장점을 가지며, 본 논문에서는 주입동기식 버퍼(ILBuffer)를 설계하여 전압 제어 발진기와 ILFD 사이에 적용함으로써 위의 문제를 극복하도록 하였다.
M3의 사이즈는 ILFD의 동기 범위와 연관이 있지만, 앞 단에 위치하는 주입동기식 버퍼의 커패시터 부하로 작용되기 때문에 적절한 크기 선택이 필요하다. LC-ILFD의 큰 단점인 협소한 동기 범위를 극복하기 위하여 M3(Injection-FET)의 소스와 드레인 노드에 직렬 인덕터(Lp)를 삽입하는 인덕티브 피킹 설계 기법을 적용하였다^[12],[13].
광대역 CMOS 40 GHz PLL 주파수합성기가 설계되었다. 광대역에서의 안정적인 동작을 위하여 인덕티브 피킹 설계기법을 이용한 넓은 동기 범위 ILFD를 설계하였고, 전압 제어 발진기와 ILFD 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 65 nm CMOS 공정을 이용하여 설계된 주파수 합성기의 출력 주파수 범위는 37.
이를 위해 고속 동작에 유리한 전류모드 로직 분주기를 3단으로 구성하여 f_LO2를 분주하였다. 그리고 뒷단에 위치하는 펄스 스왈로우 카운터의 A[5:0]과 B[3:0]을 조정하여 분주기단의 총 분주 비(N)를 조정하였다.
ILFD 또한 자가 발진하는 LC-발진기와 같은 구조로서 NMOS 교차결합 구조에 기반을 둔다. 그리고 레이아웃 기생성분으로 인한 전체적인 주파수 대역의 이동을 고려하여 5-bit 캐패시터 뱅크를 적용하였다. 그리고, 2분주기로서 동작하기 위한 공통 모드 주입(Common-mode Injection) MOSFET M3가 삽입되었다.
따라서 전체적인 전압 제어 발진기의 출력 주파수 범위의 감쇄 및 주파수 조정 범위가 축소된다. 따라서 적절한 비율 선택이 필요하며, 본 논문에서는 주입동기식 버퍼의 입력 MOSFET의 Width W5,6와 W3,4를 1:1 비율로 설계하였다.
전하펌프의 기준 전류(reference current)는 기준 전류원 I_REF[2:0]를 통하여 조정될 수 있다. 또한, MOSFET의 채널길이 변조(Channel Length Modulation)으로 인한 Up, Down 전류 간의 부정합 문제를 해결하기 위하여 OP-AMP(A₀)를 이용하였다. 그리고 전하 공유(charge sharing)과 전하 주입(charge injection) 문제를 완화하기 위하여 M1, M2의 드레인 노드에 M10, M11을 적용하였다.
이를 위해 이를 위해 전압 제어 발진기의 출력신호를 전달받을 수 있는 입력 MOSFET를 그림 4의 M5,6과 같이 적용했다. 또한, 전압 제어 발진기의 출력 주파수 범위와 주입동기식 버퍼의 발진 주파수를 맞추기 위하여 전압 제어 발진기와 동일한 4-bit 캐패시터 뱅크를 적용하였다. 이와 같은 주입동기식 버퍼는 차동(differential) 구조를 갖고 있어 좋은 대칭성(symmetry)을 확보 할 수 있다는 장점이 있고, 전력 소모가 낮은 이점이 있다.
그림 4의 좌측 회로는 전압 제어 발진기의 회로도이고, 교차 결합 NMOS 부성-gm 구조로 설계하였다. 배랙터와 4-bit 캐패시터 뱅크로 출력 주파수를 조정하며, VCO의 주요 성능 요소 중의 하나인 잡음 특성 향상을 위하여 4-bit으로 조절 가능한 바이어스 저항 R1[3:0]를 이용하여 바이어스 전류를 조정한다. 그림 5는 전압 제어 발진기의 출력 주파수 범위이다.
그림 11은 ILFD의 출력 신호가 연결되는 분주기단의 구조이다. 본 논문에서 제안하는 분주기단의 구조는 ILFD의 출력을 인가 받는 3단 전류모드 로직 분주기와 PLL의 총 분주 비를 조정할 수 있는 펄스 스왈로우 카운터(pulse-swallow counter)로 나눌 수 있다.
이 후 PFD(Phase Frequency Detector)는 분주기단의 출력 f_DIV의 위상과 기준 주파수 클락(Reference Frequency Clock)의 위상을 비교한다. PFD는 D-플립플롭과 AND 게이트를 이용한 전형적인 구조로 설계되었다.
그림 14는 65 nm CMOS 공정으로 설계된 PLL의 레이아웃과 제작된 칩의 현미경 사진을 보여준다. 조정 가능한 Switched On-chip 루프필터(100～500 kHz)를 설계했다. 칩 좌측엔 외부 SPI(Series Peripheral Interface) 조절 패드, 하단엔 RF 출력 패드가 위치하며, 패드를 제외한 칩 면적은 1.

대상 데이터

또한, MOSFET의 채널길이 변조(Channel Length Modulation)으로 인한 Up, Down 전류 간의 부정합 문제를 해결하기 위하여 OP-AMP(A₀)를 이용하였다. 그리고 전하 공유(charge sharing)과 전하 주입(charge injection) 문제를 완화하기 위하여 M1, M2의 드레인 노드에 M10, M11을 적용하였다. PLL의 동기 여부는 VCO의 V_tune 노드 전압 변화로 알 수 있으며, 그림 13은 PLL의 V_tune 과도상태 시뮬레이션 결과이다.
그림 2는 본 논문에서 제안하는 40 GHz PLL 주파수 합성기의 구조이다. 본 논문에서 다룰 주파수 합성기는 Type-II 3차 전하펌프 PLL이며, 65 nm CMOS 공정으로 설계되었다. 60 GHz 슬라이딩-IF RF 송수신기에 필요한 40 GHz 전압 제어 발진기 주파수(f_LO1)와 ILFD에 의하여 2분주된 20 GHz 주파수(f_LO2)를 동시에 출력하는 구조이다.
따라서 발진기가 버퍼의 역할을 수행하기 위해서는 주입동기식 버퍼의 발진 주파수를 전압 제어 발진기의 출력 주파수에 동기시키는 것이 필요하다. 이를 위해 이를 위해 전압 제어 발진기의 출력신호를 전달받을 수 있는 입력 MOSFET를 그림 4의 M5,6과 같이 적용했다. 또한, 전압 제어 발진기의 출력 주파수 범위와 주입동기식 버퍼의 발진 주파수를 맞추기 위하여 전압 제어 발진기와 동일한 4-bit 캐패시터 뱅크를 적용하였다.
주입동기식 버퍼는 전압 제어 발진기와 완벽하게 동기 되기 때문에, 주입동기식 버퍼의 자체 성능에 크게 영향을 받지 않는 장점이 있다. 주입동기식 버퍼의 출력이 SingleEnded로 연결하는 것을 고려하여 부하의 대칭성을 위하여 MOSFET M7을 더미(Dummy) 소자로 추가하였다.

성능/효과

그림 10은 인덕티브 피킹 설계기법 적용 여부에 따른 ILFD의 입력 감도(input sensitivity) 시뮬레이션 결과이다. 2 nH의 Lp와 주입동기식 버퍼 출력신호의 진폭이 약 600 mV일 때, 인덕티브 피킹 설계기법을 적용한 ILFD는 그렇지 않은 ILFD에 비해 동기 범위가 약 4배 증가한 것을 확인할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	60 GHz 대역 RF 송수신기는 어떤 방식이 있는가?	5G 및 IoT(Internet of Things) 무선통신 후보대역중 하나인 60 GHz 대역 RF 송수신기는 일반적으로 직접 변환(direct-conversion) 방식과 슬라이딩-IF(sliding-IF) 방식을 사용한다. 이중에서 직접 변환 방식[1]～[3]은 DC 오프셋, I/Q 부정합, LO 피드스루(feed- through)와 같은 단점들이 존재한다.
	직접 변환 방식의 단점은?	5G 및 IoT(Internet of Things) 무선통신 후보대역중 하나인 60 GHz 대역 RF 송수신기는 일반적으로 직접 변환(direct-conversion) 방식과 슬라이딩-IF(sliding-IF) 방식을 사용한다. 이중에서 직접 변환 방식[1]～[3]은 DC 오프셋, I/Q 부정합, LO 피드스루(feed- through)와 같은 단점들이 존재한다. 따라서 그러한 문제점들을 회피함과 동시에, 상대적으로 낮은 출력 주파수와 작은 KVCO로 설계할 수 있는 슬라이딩-IF 구조[4]～[6]가 더욱 선호된다.
	직접 변환 방식의 단점을 해결하는 방안은?	이중에서 직접 변환 방식[1]～[3]은 DC 오프셋, I/Q 부정합, LO 피드스루(feed- through)와 같은 단점들이 존재한다. 따라서 그러한 문제점들을 회피함과 동시에, 상대적으로 낮은 출력 주파수와 작은 KVCO로 설계할 수 있는 슬라이딩-IF 구조[4]～[6]가 더욱 선호된다.

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