기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.
기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.
As the size of semiconductor chip shrinks, the electronic industry has been paying close attention to fan-out wafer level packaging (FO-WLP) as an emerging solution to accommodate high input and output density. FO-WLP also has several advantages, such as thin thickness and good thermal resistance, c...
As the size of semiconductor chip shrinks, the electronic industry has been paying close attention to fan-out wafer level packaging (FO-WLP) as an emerging solution to accommodate high input and output density. FO-WLP also has several advantages, such as thin thickness and good thermal resistance, compared to conventional packaging technologies. However, one major challenge in current FO-WLP manufacturing process is to control wafer warpage, caused by the difference of coefficient of thermal expansion and Young's modulus among the materials. Wafer warpage induces misalignment of chips and interconnects, which eventually reduces product quality and reliability in high volume manufacturing. In order to control wafer warpage, it is necessary to understand the effect of material properties and design parameters, such as chip size, chip to mold ratio, and carrier thickness, during packaging processes. This paper focuses on the effects of thickness of chip and molding compound on 12" wafer warpage after PMC of EMC using finite element analysis. As a result, the largest warpage was observed at specific thickness ratio of chip and EMC.
As the size of semiconductor chip shrinks, the electronic industry has been paying close attention to fan-out wafer level packaging (FO-WLP) as an emerging solution to accommodate high input and output density. FO-WLP also has several advantages, such as thin thickness and good thermal resistance, compared to conventional packaging technologies. However, one major challenge in current FO-WLP manufacturing process is to control wafer warpage, caused by the difference of coefficient of thermal expansion and Young's modulus among the materials. Wafer warpage induces misalignment of chips and interconnects, which eventually reduces product quality and reliability in high volume manufacturing. In order to control wafer warpage, it is necessary to understand the effect of material properties and design parameters, such as chip size, chip to mold ratio, and carrier thickness, during packaging processes. This paper focuses on the effects of thickness of chip and molding compound on 12" wafer warpage after PMC of EMC using finite element analysis. As a result, the largest warpage was observed at specific thickness ratio of chip and EMC.
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문제 정의
본 연구에서는 최근 가장 주목받고 있는 패키지 방법중 하나인 FO-WLP의 생산 과정에서 칩과 EMC의 두께가 휨 현상에 미치는 영향을 알아보기 위해 칩과 EMC두께의 비를 다르게 하여 유한요소해석을 수행하였고 이를 이론적인 접근에 따른 계산식과 비교하여 검증하였다. 그결과 휨 현상은 칩의 두께가 전체 두께의 일정 비의 크기를 가질 때 가장 크게 나타나는 것을 확인하였다.
가설 설정
300 mm(12”) 크기의 유리 재질의 프레임이 사용되었고 프레임 위에 총 325개의 칩이 올려져 있다. 각 칩의 사이즈는 10 × 10 mm, 전체 패키지와 칩의 면적 비는1.8로 각각 가정하였다. 칩과 EMC의 두께가 휨 현상에 미치는 영향을 알아보기 위한 모델이므로 전체 두께는 0.
이때 식 ②와 ③을 통해 Effective material의 열팽창계수와 탄성률은 칩의 사이즈가 영향을 준다는 것을 알 수 있다. 즉, δ = δ(α, E, α, V)의 관계를 가지고 있고, 본 연구에서는 E, α, V는 제약조건으로 주어졌다고 가정하고 칩의 두께만을 변수로 가정하여 연구를 진행하였다.
제안 방법
본 연구에서는 CFDD 공정에서 Post Molding Cure(PMC)과정 이후 프레임을 제거했을 때 칩과 EMC의 두께의 비가 휨 현상에 미치는 영향을 유한요소해석을 이용하여 분석하였다.
대상 데이터
Figure 2는 FO-WLP의 PMC 과정에서 칩과 EMC의 두께가 휨 현상에 미치는 영향을 알아보기 위해 사용된 모델이다. 300 mm(12”) 크기의 유리 재질의 프레임이 사용되었고 프레임 위에 총 325개의 칩이 올려져 있다. 각 칩의 사이즈는 10 × 10 mm, 전체 패키지와 칩의 면적 비는1.
8로 각각 가정하였다. 칩과 EMC의 두께가 휨 현상에 미치는 영향을 알아보기 위한 모델이므로 전체 두께는 0.3 mm, 0.6 mm 두가지, 칩과 EMC의 두께 비는 각각 0.1부터 0.9까지의 다양한 모델을 사용하였다. DAF는 시뮬레이션 결과 휨 현상에 크게 영향을 끼치지 않아 모델에서 제외되었다.
데이터처리
시뮬레이션 결과의 검증을 위해 시뮬레이션한 결과값과 이를 이론식을 통해 계산한 값을 비교검증 하였다.
패키지를 구성하고 있는 프레임, Chip과 EMC의 물성은 Table 1과 같다. 해석 프로그램으로는 ANSYS 17.1이 사용되었다. Figure 3은 모델의 메쉬 형상을 보여주고 있다.
성능/효과
본 연구에서는 최근 가장 주목받고 있는 패키지 방법중 하나인 FO-WLP의 생산 과정에서 칩과 EMC의 두께가 휨 현상에 미치는 영향을 알아보기 위해 칩과 EMC두께의 비를 다르게 하여 유한요소해석을 수행하였고 이를 이론적인 접근에 따른 계산식과 비교하여 검증하였다. 그결과 휨 현상은 칩의 두께가 전체 두께의 일정 비의 크기를 가질 때 가장 크게 나타나는 것을 확인하였다. 또한 이론적 모델에서 알 수 있듯이 가장 큰 휨은 칩의 두께 뿐만 아니라 칩의 사이즈 등의 디자인 변수, 재료의 열팽창 계수, 탄성률 등의 물성 등이 복합적으로 관계되어 다른 두께의 비에서 관찰된다는 것을 알 수 있었다.
9일 때의 휨 크기를 contour를 통해 보여주고 있다. 그래프에서 보이는 것처럼 웨이퍼의 휨 현상은 본 경계조건에서 칩의 두께와 전체 구조 두께의 비가 0.3까지 증가하고, 이후 다시 감소하는 것을 확인하였다. 이는 층상 구조에서 두께의 비가 0.
그결과 휨 현상은 칩의 두께가 전체 두께의 일정 비의 크기를 가질 때 가장 크게 나타나는 것을 확인하였다. 또한 이론적 모델에서 알 수 있듯이 가장 큰 휨은 칩의 두께 뿐만 아니라 칩의 사이즈 등의 디자인 변수, 재료의 열팽창 계수, 탄성률 등의 물성 등이 복합적으로 관계되어 다른 두께의 비에서 관찰된다는 것을 알 수 있었다.
6,7,8,9) 먼저 (6),(7) 논문의 경우 FO-WLP 패키지를 구성하고 있는 Carrier, Chip, EMC(Epoxy Molding Compound)의 물성이 휨 현상에 미치는 영향을 연구하였다. 연구 결과 EMC와 Carrier의 CTE 차이가 작을수록, 몰딩 공정 온도가 낮을수록 휨 발생이 최소화 된다는 사실을 알아내었다.
후속연구
위 결과를 근거해 공정이 시작되기 전 물성과 디자인변수들을 고려해 휨의 크기를 미리 시뮬레이션 한다면 실제 공정 환경에서 주어진 특정 조건이 실제 공정 도중 잠재적인 신뢰성 이슈를 가지고 있을지 대해 예측하고 대비할 수 있을 것으로 기대된다.
질의응답
핵심어
질문
논문에서 추출한 답변
FO-WLP기술이 대량생산을 하는데 어려운 원인 중 하나는 무엇인가?
이러한 기술들 중 FO-WLP는 얇은 두께, 높은 입출력 단자의 밀도를 가질 뿐만 아니라 상대적으로 값싼 비용으로 스마트폰, 태블릿 등 다양한 분야에서 사용할 수 있다는 점에서 많은 주목을 받고 있다. 하지만 FO-WLP기술은 아직 대량생산을 하는데 여러가지 어려움들이 남아있는데,1,2) 그 중 하나가 바로 패키지의 휨 현상이다.3) 이러한 휨 현상의 가장 큰 원인은 패키지를 구성하는 재료들의 열팽창계수의 차이로 알려졌는데, 이는 칩과 인터커넥트 간의 정렬 불량, 패키지의 크랙 등을 야기하고기기 신뢰성 문제의 원인이 된다.
휨 현상의 원인은 무엇인가?
하지만 FO-WLP기술은 아직 대량생산을 하는데 여러가지 어려움들이 남아있는데,1,2) 그 중 하나가 바로 패키지의 휨 현상이다.3) 이러한 휨 현상의 가장 큰 원인은 패키지를 구성하는 재료들의 열팽창계수의 차이로 알려졌는데, 이는 칩과 인터커넥트 간의 정렬 불량, 패키지의 크랙 등을 야기하고기기 신뢰성 문제의 원인이 된다.4,5)
다양한 전자 패키지기술 중 FO-WLP가 주목받는 이유는?
최근 전자기기의 소형화, 고성능화와 함께 전자 패키지기술은 SiP (System in package), TSI (TSV interposer), PoP (Package on package), FO-WLP (Fan-out Wafer Level Package) 등 다양한 패키지가 매우 빠른 속도로 개발되고 있다. 이러한 기술들 중 FO-WLP는 얇은 두께, 높은 입출력 단자의 밀도를 가질 뿐만 아니라 상대적으로 값싼 비용으로 스마트폰, 태블릿 등 다양한 분야에서 사용할 수 있다는 점에서 많은 주목을 받고 있다. 하지만 FO-WLP기술은 아직 대량생산을 하는데 여러가지 어려움들이 남아있는데,1,2) 그 중 하나가 바로 패키지의 휨 현상이다.
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