박근형
(Department of Semiconductor Engineering, Graduate School, Chungbuk National University)
,
차호일
(Measurement and Analysis Team, National Nanofab Center)
현재 대부분의 집적회로는 bulk CMOS 기술을 사용해서 제작되고 있으나 전력 소모를 낮추고 die 크기를 줄이기에는 한계점에 도달해있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력 기술로서 SOI CMOS 기술이 최근에 크게 각광을 받고 있다. 본 논문에서는 100 nm Thin SOI 기판 위에 제작된 n-채널 MOSFET 소자들의 열전자 효과들의 온도 의존성에 관한 연구 결과들이 논의되었다. 소자들이 LDD 구조를 갖고 있음에도 불구하고 열전자 효과들이 예상보다 더 심각한 것으로 나타났는데, 이는 채널과 기판 접지 사이의 직렬 저항이 크기 때문인 것으로 믿어졌다. 온도가 높을수록 채널에서의 phonon scattering의 증가와 함께 열전자 효과는 감소하였는데, 이는 phonon scattering의 증가는 결과적으로 열전자의 생성을 감소시켰기 때문인 것으로 판단된다.
현재 대부분의 집적회로는 bulk CMOS 기술을 사용해서 제작되고 있으나 전력 소모를 낮추고 die 크기를 줄이기에는 한계점에 도달해있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력 기술로서 SOI CMOS 기술이 최근에 크게 각광을 받고 있다. 본 논문에서는 100 nm Thin SOI 기판 위에 제작된 n-채널 MOSFET 소자들의 열전자 효과들의 온도 의존성에 관한 연구 결과들이 논의되었다. 소자들이 LDD 구조를 갖고 있음에도 불구하고 열전자 효과들이 예상보다 더 심각한 것으로 나타났는데, 이는 채널과 기판 접지 사이의 직렬 저항이 크기 때문인 것으로 믿어졌다. 온도가 높을수록 채널에서의 phonon scattering의 증가와 함께 열전자 효과는 감소하였는데, 이는 phonon scattering의 증가는 결과적으로 열전자의 생성을 감소시켰기 때문인 것으로 판단된다.
Nowadays most integrated circuits are built using the bulk CMOS technology, but it has much difficulty in further reduction of the power consumption and die size. As a super low-power technology to solve such problems, the SOI technology attracts great attention recently. In this paper, the study re...
Nowadays most integrated circuits are built using the bulk CMOS technology, but it has much difficulty in further reduction of the power consumption and die size. As a super low-power technology to solve such problems, the SOI technology attracts great attention recently. In this paper, the study results of the temperature dependency of the hot carrier effects in the n-channel MOSFETs fabricated on the thin SOI substrate were discussed. In spite that the devices employed the LDD structure, the hot carrier effects were more serious than expected due to the high series resistance between the channel region and the substrate contact to the ground, and were found to be less serious for the higher temperature with the more phonon scattering in the channel region, which resulted in reducing the hot electron generation.
Nowadays most integrated circuits are built using the bulk CMOS technology, but it has much difficulty in further reduction of the power consumption and die size. As a super low-power technology to solve such problems, the SOI technology attracts great attention recently. In this paper, the study results of the temperature dependency of the hot carrier effects in the n-channel MOSFETs fabricated on the thin SOI substrate were discussed. In spite that the devices employed the LDD structure, the hot carrier effects were more serious than expected due to the high series resistance between the channel region and the substrate contact to the ground, and were found to be less serious for the higher temperature with the more phonon scattering in the channel region, which resulted in reducing the hot electron generation.
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문제 정의
그럼에도 불구하고 SOI 기판을 적용한 deep submicron MOSFET 소자에 대하여 열전자 효과와 온도와의 상관관계에 대한 체계적인 연구 결과가 아직까지 학계에 보고되지 않았다. 따라서 본 논문에서는 SOI n-채널 MOSFET 소자에 대해 저온에서 고온까지 온도 변화를 주며 각 온도에서 열전자 효과가 어떻게 나타나는지를 측정하고 비교․분석한 결과들에 관하여 논의하였다.
제안 방법
25 μm, 채널 너비는 20 μm이었다. 게이트 산화 막의 두께는 약 5.2 nm이었으며, 소스/드레인 접합에는 LDD (Lightly-Doped Drain) 구조를 적용하였다 (그림 1).
열전자 스트레스 조건은 다음과 같이 설정되었다. 드레인 스트레스 전압은 드레인 영역과 채널 영역 사이의 항복(breakdown) 전압의 90%가 되는 3.5 V로 정하였으며, 게이트 스트레스 전압은 드레인 스트레스 전압의 1/2에 해당하는 1.75 V로 정하였고, 소스의 스트레스 전압은 접지로 정하였다. 또한 각 소자들의 기판은 별도의 단자를 통하여 접지하였다.
75 V로 정하였고, 소스의 스트레스 전압은 접지로 정하였다. 또한 각 소자들의 기판은 별도의 단자를 통하여 접지하였다.
여기서는 SOI n-채널 MOSFET의 열전자 효과들의 온도 의존성을 측정하고 그 결과들을 분석하였다.
여기서는 게이트 전극에 2.5 V를 인가하고, 소오와 기판은 접지하고, 드레인 전극에 0 V ∼ 2.5 V까지 전압을 인가하면서 드레인 전류를 측정하였다.
열전자 스트레스에 따른 전기적 특성 변화 측정은 설정된 스트레스 조건대로 스트레스를 소자에 인가하고 누진적으로 10 초, 31 초, 100 초, 312 초, 1000초까지 매 시간마다 전기적인 특성들을 측정하였다.
대상 데이터
100 nm Thin SOI 기판 위에 BCT(Body Contacted T-Type) 구조를 가지는 기본 n-채널 MOSFET 소자들을 제작하였다. 본 실험에 사용된 소자들의 동작 전압은 2.
본 실험에 사용된 소자들의 동작 전압은 2.5 V이었으며, 게이트의 채널 길이는 0.25 μm, 채널 너비는 20 μm이었다.
이론/모형
MOSFET 소자들의 전기적인 특성들은 Keithley 사의 4200SCS 반도체 파라메타 분석기를 사용하여 측정하였으며, 웨이퍼의 온도를 정해진 –20℃에서부터 100℃까지 정해진 온도로 맞추는 것은 temperature regulated hot chuck을 사용하여 이루어졌다.
성능/효과
의 감소율의 측정값을 열전자 스트레스의 시간과 온도의 함수로서 나타내었다. VT의 증가율 측정 결과와 유사하게, 적용한 모든 온도에서 열전자 스트레스 인가 시간이 증가하면서 gm의 감소율이 증가하였으며, 적용한 온도가 높을수록 gm의 감소율이 작았다.
상온에서 실시한 SOI n-채널 MOSFET 소자의 열전자 효과 측정 실험에서 그 소자들이 LDD 구조를 갖고 있음에도 불구하고 열전자 효과들이 심각하게 나타나는 것이 확인되었다. 이는 SOI MOSFET 소자들의 기판 접지가 채널 영역에서 생성된 정공을 충분히 효과적으로 흡수하지 못했기 때문인 것으로 믿어졌다.
앞의 2개의 실험 결과와 유사하게, 적용한 모든 온도에서 열전자 스트레스 인가 시간이 증가하면서 I D, sat의 감소율이 증가하였으며, 적용한 온도가 높을수록 I D, sat의 감소율이 작았다.
웨이퍼 온도에 변화를 주면서 실시한 열전자 효과실험에서 온도가 올라갈수록 열전자 효과가 더 감소하는 것이 확인되었다. 이는 온도가 올라갈수록 채널 영역에서의 소스에서 드레인으로 이동하고 있는 전자들의 표동 속도의 증가를 억제함으로써 결국 열전자의 생성을 축소시켰기 때문인 것으로 믿어졌다.
의 변화율의 측정값을 열전자 스트레스의 시간과 온도의 함수로서 나타내었다. 적용한 모든 온도에서 열전자 스트레스 인가 시간이 증가하면서 VT의 변화율이 증가하였으며, 적용한 온도가 높을수록 VT의 변화율이 작았다. 온도가 -20℃에서는 VT가 49% 증가하였으며, 40℃에서는 32%, 100℃에서는 27% 증가하였다.
후속연구
이러한 현상의 발생 원인은 현재로서는 정확하게 설명될 수 없다. 향후 추가적인 연구를 통하여 밝혀져야 한다.
질의응답
핵심어
질문
논문에서 추출한 답변
현재 대부분의 집적회로는 무엇을 사용해서 제작되고 있는가?
현재 대부분의 집적회로는 bulk CMOS 기술을 사용해서 제작되고 있으나 전력 소모를 낮추고 die 크기를 줄이기에는 한계점에 도달해있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력 기술로서 SOI CMOS 기술이 최근에 크게 각광을 받고 있다.
열전자 효과가 캐리어 이동의 가속화를 가져오는 이유는 무엇인가?
열전자 효과(hot carrier effects)에 의한 소자 열화현상은 MOSFET 소자의 신뢰성에 중요한 영향을 미치는 대표적인 요인들 중의 하나이다. 열전자 효과는 MOSFET 소자의 미세화로 인하여 소스와 드레인 영역에 강한 수평전계가 생성되고 그것으로 인해 캐리어 이동의 가속화를 가져온다. 가속화된 캐리어는 드레인의최대 전계 지점에서 실리콘 원자와 충돌하게 되는데 이 현상을 충돌 이온화(impact ionization)라 한다.
초저전력기술들이 최근에 떠오르는 이유는 무엇인가?
이러한 bulk CMOS 기술은 이미 충분히 성숙되어 낮은 양산 비용, 뛰어난 전기적인 성능과 저 전력 회로 구현의 장점들을 보여주고 있다. 하지만 앞으로 계속하여 전력 소모를 낮추고 die 크기를 줄이기에는 갈수록 많은 어려움을 겪고 있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력기술들이 최근에 떠으르고 있는데 그 중에서 가장 각광을 받고 있는 기술이 SOI CMOS 기술이다 [6-8].
참고문헌 (11)
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Y. Kado," The Potential of Ultrathin-Film SOI Devices for Low-Power and High Speed Applications", in IEICE Transactions on Electronics, Vol. E80-C, No. 3, pp. 443-454, March 1997.
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R. Reedy et al., "Single Chip Wireless Systems Using SOI", Proc. of the International SOI Conference, San Diego, California, U.S.A., pp.8-11, October 1999.
K. Grella, S. Dreiner, H. Vogt, and U. Paschen, "Reliability of CMOS on silicon-on-insulator for use at $250^{\circ}C$ ", IEEE Transactions on device and materials reliability, vol. 14, no. 1, pp. 21-29, 2014.
J.P. Eggermont, D. Ceuster, and D. Flandre, "Design of SOI CMOS operational amplifiers for applications up to $300^{\circ}C$ ", IEEE Journal of Solid-State Circuits, vol. 31, no. 2, pp. 179-186, 1996.
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