본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.
본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.
In this paper, a low-jitter delay-locked loop that compensates for local clock skew is presented. The proposed DLL consists of a phase splitter, a phase detector(PD), a charge pump, a bias generator, a voltage-controlled delay line(VCDL), and a level converter. The VCDL uses self-biased delay cells ...
In this paper, a low-jitter delay-locked loop that compensates for local clock skew is presented. The proposed DLL consists of a phase splitter, a phase detector(PD), a charge pump, a bias generator, a voltage-controlled delay line(VCDL), and a level converter. The VCDL uses self-biased delay cells using current mode logic(CML) to have insensitive characteristics to temperature and supply noises. The phase splitter generates two reference clocks which are used as the differential inputs of the VCDL. The PD uses the only single clock from the phase splitter because the PD in the proposed circuit uses CMOS logic that consumes less power compared to CML. Therefore, the output of the VCDL is also converted to the rail-to-rail signal by the level converter for the PD as well as the local clock distribution circuit. The proposed circuit has been designed with a $0.13-{\mu}m$ CMOS process. A global CLK with a frequency of 1-GHz is externally applied to the circuit. As a result, after about 19 cycles, the proposed DLL is locked at a point that the control voltage is 597.83mV with the jitter of 1.05ps.
In this paper, a low-jitter delay-locked loop that compensates for local clock skew is presented. The proposed DLL consists of a phase splitter, a phase detector(PD), a charge pump, a bias generator, a voltage-controlled delay line(VCDL), and a level converter. The VCDL uses self-biased delay cells using current mode logic(CML) to have insensitive characteristics to temperature and supply noises. The phase splitter generates two reference clocks which are used as the differential inputs of the VCDL. The PD uses the only single clock from the phase splitter because the PD in the proposed circuit uses CMOS logic that consumes less power compared to CML. Therefore, the output of the VCDL is also converted to the rail-to-rail signal by the level converter for the PD as well as the local clock distribution circuit. The proposed circuit has been designed with a $0.13-{\mu}m$ CMOS process. A global CLK with a frequency of 1-GHz is externally applied to the circuit. As a result, after about 19 cycles, the proposed DLL is locked at a point that the control voltage is 597.83mV with the jitter of 1.05ps.
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문제 정의
본 논문에서 낮은 지터 성능을 갖는 DLL 회로를 제안한다. 제2장에서는 전체 구조와 세부 블록들에 대한 설명을, 제3장 실험 결과에는 회로의 시뮬레이션 결과를 게재했다.
본 논문에서는 지터 성능을 고려할 뿐만 아니라 저전력을 위해 각 블록의 특징에 따라 CMOS, CML 설계 회로를 적절히 선택하여 회로를 구현했다. 그에 따라 single-ended, 차동 신호를 각각 다르게 사용하는 회로를 위해 위상 스플리터(phase splitter) 블록을 추가 했고, CMOS와 CML 회로를 연결하기 위해 레벨 변환기(level converter)를 사용했다.
이러한 코어시스템을 동기화하기 위해, 로컬 코어 블록에 공급되는 로컬 클록 신호의 스큐를 보상할 필요가 있다. 본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능을 가지는 지연 고정 루프를 제시한다. 제안된 회로에서 VCDL은 CML을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다.
제안 방법
본 논문에서는 지터 성능을 고려할 뿐만 아니라 저전력을 위해 각 블록의 특징에 따라 CMOS, CML 설계 회로를 적절히 선택하여 회로를 구현했다. 그에 따라 single-ended, 차동 신호를 각각 다르게 사용하는 회로를 위해 위상 스플리터(phase splitter) 블록을 추가 했고, CMOS와 CML 회로를 연결하기 위해 레벨 변환기(level converter)를 사용했다.
이 때, 그림 2에 나와 있듯이 위상차를 계속해 추출해 내는 PD는 CML로 설계할 경우 전류의 소모량이 증가하기 때문에 전력 소비량이 증가하게 된다[8]. 따라서 전력 소비량을 줄이기 위해 PD는 CMOS 로직으로 설계되었다. PD에서 위상차를 생성해낸 후, charge pump(CP)로 입력되게 된다.
Global clock이 single-ended 신호를 사용하는 phase detector (PD)와 차동 신호를 사용하는 VCDL의 입력으로 사용되기 위해서는 CLK과 CLKB로 나누어져야 한다. 위상 스플리터를 사용하여 두 개의 클록을 생성 후 PD에서 기준이 되는 CLK과지연이 된 DCLK을 비교하여 UP 또는 DN 펄스를 생성해낸다. 이 때, 그림 2에 나와 있듯이 위상차를 계속해 추출해 내는 PD는 CML로 설계할 경우 전류의 소모량이 증가하기 때문에 전력 소비량이 증가하게 된다[8].
하지만 잡음에 둔감한 특성을 갖기 위해 CML로 설계된 VCDL의 출력이 CMOS 로직으로 설계된 PD의 입력으로 사용되기 위해서는VCDL의 출력이 레일-투-레일 신호로 바뀌어야 한다. 이를 위해 본 논문에서는 레벨 변환기를 사용하였다.
본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능을 가지는 지연 고정 루프를 제시한다. 제안된 회로에서 VCDL은 CML을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 그리고 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다.
대상 데이터
본 논문의 DLL은 single-ended 입력을 사용하는 PD와 차동 입력을 사용하는 VCDL로 구성되어 있다. 이 때, PD와 VCDL 모두 사용할 수 있도록 차동 신호 즉, CLK에서 CLKB를 생성해내야 한다.
모든 블록을 CML로 설계한다면 더 좋은 지터 성능을 가질 수 있지만 계속해서 위상을 추출해내는PD에서는 CML로 설계할 경우 전류 소모가 계속되기 때문에 전력 소비량이 증가하는 결과를 불러온다. 따라서 본 논문의 DLL은 CMOS PD를 사용했다.
성능/효과
그림 9는 PVT variation에 따른 듀티 사이클의 결과이다. Typical 조건에서는 50.05%임을 확인 할 수 있었으며, best case는 ff, 1.2V, -40℃의 조건에서 50.01%, worst case는 sf, 1.1V, 94℃의 조건에서 52.86%인 것으로 측정되었다. 이 외에도 PVT variation에 따른 CLK, CLKB 두 출력 간의 skew 값을 측정해본 결과, typical 조건에서는 1.
CLKin와 위상이 각각 0˚, 180˚ 차이가 나는 CLK, CLKB 출력이 생성된다. 본 조건에서 VDD/2에 해당하는 600mV에서 교차함을 알 수 있었다.
생성된 2개의 신호는 VDD/2에서 매우 작은 오차를 두고 교차하는 것을 확인했으며, 듀티 사이클 비율도 50%에 가까운 것을 확인했다.
86%인 것으로 측정되었다. 이 외에도 PVT variation에 따른 CLK, CLKB 두 출력 간의 skew 값을 측정해본 결과, typical 조건에서는 1.252ps로 해당 주기의 약 0.13%로 확인되었다. Best case는 nn,1.
그림 6은 VCDL의 시뮬레이션 결과 delay를 정리해논 그래프이다. 해당 VCDL의 보상할 수 있는 최대 skew 값은 1.094ns이며, VCDL의 이득인 Kvcdl은 1.1864ns/V로써 global CLK의 한 주기 이상 delay 조정이 가능하다는 것을 확인할 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
최근 디지털 프로세서와 메모리 시스템은 어떻게 발전하고 있는가?
최근 IoT 및 모바일용 기기를 위한 디지털 프로세서와 메모리 시스템은 구조적으로 코어 숫자를 증가시키고, 실리콘 수직연결체를 사용하여 메모리칩을 적층할 뿐 만 아니라, 기능적으로 오류정정회로 등과 같은 신호처리 회로, 동기화 회로 등을 사용함으로써 성능 개선을 이루고 있다[1-5]. 이 중 매니코어 시스템의 동작에 있어 기본이 되는 것은 코어마다 클록 신호를 효율적으로 전송하고 코어 간 동기화를 유지하는 것이다.
동기화에 어려움이 발생하고 있는 이유는?
이 중 매니코어 시스템의 동작에 있어 기본이 되는 것은 코어마다 클록 신호를 효율적으로 전송하고 코어 간 동기화를 유지하는 것이다. 그러나 시스템의 속도가 빨라짐에 따라 코어 간 클록의 스큐(skew)와 지터(jitter)로 인해 동기화에 어려움이 발생하고 있다[6]. 위상 고정 루프(PLL)와 지연 고정 루프(DLL)는 일반적으로 메모리 또는 고속 회로에서 입출력 신호를 동기화하기 위해 사용된다.
VCDL 구성 시 오차 발생을 보완하기 위해 사용되는 블록은 무엇인가?
인버터 1단을 사용하여 CLKB를 생성하게 될 경우 CLK과CLKB의 위상차가 180˚가 되지 못하고 오차가 발생하게 된다. 이러한 오차를 보완하기 위해 사용된 블록이 바로 위상 스플리터이다[10].
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