[논문]GaN HEMT의 안정적 구동을 위한 수직 격자 루프 구조의 기생 인덕턴스 저감 설계 기법

양시석; 소재환; 민성수; 김래영

doi:10.6113/tkpe.2020.25.3.195

GaN HEMT의 안정적 구동을 위한 수직 격자 루프 구조의 기생 인덕턴스 저감 설계 기법
Parasitic Inductance Reduction Design Method of Vertical Lattice Loop Structure for Stable Driving of GaN HEMT 원문보기

전력전자학회 논문지 = The Transactions of the Korean Institute of Power Electronics, v.25 no.3, 2020년, pp.195 - 203

양시석 (Dept. of Electrical Engineering, HYPEC-EPECS Lab., Hanyang University) , 소재환 (Dept. of Electrical Engineering, HYPEC-EPECS Lab., Hanyang University) , 민성수 (Dept. of Electrical Engineering, HYPEC-EPECS Lab., Hanyang University) , 김래영 (Dept. of Electrical Bio-Engineering, Hangyang University)

Abstract ▼ AI-Helper

This paper presents a parasitic inductance reduction design method for the stable driving of GaN HEMT. To reduce the parasitic inductance, we propose a vertical lattice loop structure with multiple loops that is not affected by the GaN HEMT package. The proposed vertical lattice loop structure selects the reference loop and designs the same loop as the reference loop by layering. The design reverses the current direction of adjacent current paths, increasing magnetic flux cancellation to reduce parasitic inductance. In this study, we validate the effectiveness of the parasitic inductance reduction method of the proposed vertical lattice loop structure.

주제어

표/그림 (24)

그림 Fig. 1. Conventional method (black line: current loop).
그림 Fig. 2. Multiple loop method (black line: current loop).
그림 Fig. 3. Two conductors with same direction.
그림 Fig. 4. Two conductors with different current direction.
그림 Fig. 5. Conceptual configuration of vertical lattice loop structure where arrow line depict current loop.
그림 Fig. 6. Comparison configure where arrow line depict current flow.
그림 Fig. 7. PCB cross section where arrow line depict current loop.
표 TABLE I COMPARISON OF PARASITIC INDUCTANCE
그림 Fig. 8. Reference loop design.
그림 Fig. 9. Iteration loop design.
그림 Fig. 10. PCB.
표 TABLE II GATE LOOP AND POWER LOOP INDUCTANCE WITH OR WITHOUT VERTICAL LATTICE LOOP STRUCTURE
그림 Fig. 11. Double pulse test circuit.
표 TABLE III SYSTEM PARAMETER
표 TABLE IV PARASITIC INDUCTANCE WITH LATTICE
표 TABLE V PARASITIC INDUCTANCE WITHOUT LATTICE
그림 Fig. 12. Simulation drain-source voltage waveform (Red line: without vertical lattice loop structure, Green line: with vertical lattice loop structure).
그림 Fig. 13. Simulation drain current waveform (Red line: without vertical lattice loop structure, Green line: with vertical lattice loop structure).
그림 Fig. 16. Gate-source voltage and drain-source voltage waveform during turn-on.
그림 Fig. 14. Simulation gate-source voltage waveform (Red line : without vertical lattice loop structure, Green line : with vertical lattice loop structure).
그림 Fig. 15. Experimental configuration.
그림 Fig. 17. Gate-source voltage waveform and drain source voltage during turn-off.
그림 Fig. 19. GaN switching energy analysis.
그림 Fig. 18. Drain-source voltage and drain current waveform during turn-on.

질의응답

핵심어	질문	논문에서 추출한 답변
	Si 소자의 구동 전압 범위는?	두 번째 고려사항은 소자의 구동 전압 범위가 매우 작다. Si 소자의 구동 전압이 –20∼20V 범위를 가지고 있고 GaN 소자의 구 동 전압이 –10∼7V 정도의 작은 구동 전압 범위를 가지고 있어 소자 구동 시 overshoot나 ringing으로 인해 소자가 파손될 수 있다. 세 번째 고려사항은 낮은 문턱 전압이다.
	GaN의 안정적인 구동을 위한 고려사항의 예시 중 하나는 무엇인가?	하지만 GaN의 안정적인 구동을 위한 고려사항들이 있다[6]-[8]. 첫 번째 고려사항은 빠른 di/dt, dv/dt 이다. 작은 기생 성분으로도 큰 di/dt.
	수직 격자 루프 구조를 사용했을때의 장점은?	구현된 방법을 통해 자속의 상쇄를 극대화한다. 따라서 제안된 수직 격자 루프 구조를 사용하여 기존 단일 루프로 설계했을 때의 기생 인덕턴스보다 50% 이상 감소된 기생 인덕턴스를 확인할 수 있다.

참고문헌 (16)

B. J. Baliga, Power semiconductor devices, PWS Publishing Company, Boston, MA, p. 373, 1996.
J. D. van Wyk and F. C. Lee, "On a future for power electronics." IEEE J. Emerg. Sel. Topics Power Electron., Vol. 1, No. 2, pp. 59-72, Jun. 2013.

상세보기
J. L. Hudgins, “Power electronics devices in the future,” IEEE J. Emerg. Sel. Topics Power Electron., Vol. 1, No. 1, pp. 11-17, Mar. 2013.

상세보기
J. Millan, P. Godignon, X. perpina, A. Perez-Tomas, and J. Rebollo, “A survey of wide bandgap power semiconductor devices,” IEEE Trans. Power Electron., Vol. 29, No. 5, pp. 2155-2163, May 2014.

상세보기
Efficient Power Conversion Corporation, "EPC2015," [Online]. Available: https://epc-co.com.
J. Wang, H. S. Chung, and R. T. Li, “Characterization and experimental assessment of the effects of parasitic elements on the MOSFET switching performance,” IEEE Trans. Power Electron., Vol. 28, No. 1, pp. 573-590, Jan. 2013

상세보기
Y. Xiao, H. Shah, T. P. Chow, and R. J. Gutmann, "Analytical modeling and experimental evaluation of interconnect parasitic inductance on MOSFET switching characteristics," in Proc. 19th Annu. IEEE Appl. Power Electron. Conf. Expo., pp. 516-521, Feb. 2004.
Y. Gui and R. Burgos, "Desaturation detection for paralleled GaN E-HEMT phase leg," in Conference Record of the 2018 IEEE ECCE, Sep. 2018.
GaN Systems, "GN001 application guide," [Online]. Available: https://gansystems.com.
G. Skibinski and D. M. Divan, "Design methodology & modeling of low inductance planar bus structure," in Proc. EPE'98 Conf., pp. 98-105, Sep. 1993.
M. C. Caponet, F. Profumo, R. W. D. Doncker, and A. Tenconi, "Low stray inductance bus bar design and construction for good EMC performance in power electronic circuits," IEEE Trans. Power Electron., Vol. 17, No. 2, pp 225-231, Mar. 2002.

상세보기
T. Hashimoto, T. Kawashima, T. Uno, N. Akiyama, N. Matsuura, and H. Akagi, “A system-in-package (SiP) with mounted input capacitors for reduced parasitic inductances in a voltage regulator,” IEEE Trans. Power Electron., Vol. 25, No. 3, pp. 731-740, Mar. 2010.

상세보기
Texas Instruments, "Ringing reduction techniques for NexFET high performance MOSFETs," Texas Instrument, Dallas, TX, USA, Application Rep. SLPA010, Nov. 2011.
D. Reusch and J. Strydom, “Understanding the effect of PCB layout on circuit performance in a high-frequency gallium-nitride-based point of load converter,” IEEE Trans. Power Electron., Vol. 29, No. 4, pp. 2008-2015, Apr. 2014.

상세보기
K. Wang, L. Wang, X. Wang, X. Zeng, W. Chen, and H. Li, “A multiloop method for minimization of parasitic inductance in GaN based high-frequency DC-DC converter,” IEEE Trans. Power Electron., Vol. 32, No. 6, pp. 4728-4740, Jun. 2017.

상세보기
R. P. Clayton, The concept of loop inductance, Wiley-IEEE Press, 2010.

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증