[논문]주파수 전압 변환기와 루프 필터 전압 변환기를 이용한 저잡음 위상고정루프

최혁환

doi:10.17661/jkiiect.2021.14.1.37

주파수 전압 변환기와 루프 필터 전압 변환기를 이용한 저잡음 위상고정루프
A low noise PLL with frequency voltage converter and loop filter voltage detector 원문보기

한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.14 no.1, 2021년, pp.37 - 42

최혁환 (Department of Electronic Engineering, Pukyong National University)

초록
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본 논문은 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 제안한다. 루프 필터 전압 변화는 저항과 커패시턴스로 구성된 회로에 의해서 출력이 결정된다. 시정수 값이 작은 회로를 지나는 신호는 루프 필터의 평균 출력 전압과 거의 같은 값을 가진다. 시정수 값이 큰 회로를 지나는 신호는 루프 필터 평균 출력 값을 가지며, 추가된 루프필터 전압 감지기에서 기준 신호가 된다. 루프필터 전압 감지기 출력은 보조 전하펌프의 전류 크기를 제어한다. 루프 필터 출력 전압이 상승하면 루프필터 전압 감지기는 루프 필터 출력 전압을 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 루프필터 전압 감지기는 루프 필터 출력 전압을 상승하게 한다. 또한 주파수 전압 변환기도 필터 출력 전압 변동 폭을 줄여주어 제안된 위상고정루프의 잡음 특성을 개선해준다. 제안된 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계한다. 시뮬레이션 결과는 0.854ps 지터와 30㎲ 위상 고정 시간을 보여준다.

Abstract ▼ AI-Helper

This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18um CMOS process with 1.8V power voltage. Simulation results show 0.854ps jitter and 30㎲ locking time.

주제어

표/그림 (11)

그림 그림 1. 2차 루프필터 Fig. 1. Second-order loop filter
그림 그림 2. 제안된 위상고정루프 Fig. 2. Proposed phase locked loop
그림 그림 3. RC 시정수회로 Fig. 3. RC time constant circuit
그림 그림 4. 입력신호(V_L1, V_L2)와 출력신호(C_OUT). Fig. 4. Input signals(V_L1, V_L2) and output signal(C_OUT).
그림 그림 5. C_OUT이 '1'의 값을 가질 때 보조 전하 펌프의 동작 원리 Fig. 5. Operation of auxiliary CP(charge pump) when C_OUT has '1'
그림 그림 7. 보조 전하 펌프 회로. Fig. 7. Sub-charge pump circuit.
그림 그림 6. 루프필터의 전압이 상승할 때, 기존 위상고정루프의 △△V_LPF와 제안된 위상고정루프의 △△V_LPF. Fig. 6. △△V_LPF of conventional PLL and △△V_LPF of proposed PLL when output voltage of loop filter increases.
그림 그림 8. 연산증폭기 회로 . Fig. 8. Circuit of operational amplifier.
그림 그림 9. 비교기 회로. Fig. 9. Comparator circuit.
그림 그림 10. 제안한 위상고정루프의 시뮬레이션 결과 (a) 위상 고정 시간 (b) 루프 필터와 주파수 전압 변화기 출력 전압 (c) 한주기당발생하는 루프 필터와 주파수 전압 변화기 출력 전압 (d) 지터특성 Fig.10. Simulation results of the proposed PLL (a) Locking time (b)Loop filter and FVC output voltage (c) Loop filter and FVC output voltage for each period (d) Jitter characteristic
표 표 1. 기존 PLL과 제안된 PLL의 시뮬레이션 결과 Table Ⅰ. Simulation results of the conventional and proposed PLLs

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

제안 방법

연구되고 있다. 두 개의 대칭 루프 구조의 위상 고정루프는 회로를 복잡하게 하여 칩 크기 증가와 함께 전력 소모를 증가시켰다. 다양한 기울기 값의 전압제어발진기와 아날로그 회로로 루프를 선택하는 구조도 잡음 특성을 개선할 수 있다[3].
그림 9는 비교기 회로이다. 래치 버퍼를 사용하여 비교기 출력 신호가 ‘high’ 또는, ‘low’로 안정하게 유지되도록 하였다
루프 필터 출력 전압을 비교기 회로에 전달할 때, 전압 플로어를 사용하여 잡음의 영향을 최소화 하였다. 그림 8은 전압 플로어에 사용된 연산증폭기 회로를 보여주고 있다.
설계하였다. 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 루프필터의 출력 전압 변동을 최소화하였다. 최소화된 전압제어발진기의 입력 전압인 루프 필터의 출력 전압은 안정한 출력 주파수로 이어진다.
본 논문에서는 루프필터 전압 감지기(Loop Filter Voltage Detector, LFVD)와 주파수 전압 변환기 (Frequency Voltage Converter, FVC)를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 설계하였다. 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 루프필터의 출력 전압 변동을 최소화한다.
본 논문에서는 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 설계하였다. 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 루프필터의 출력 전압 변동을 최소화하였다.
회로이다. 저항-커패시터로 구성된 두 개의 회로의 시정수를 이용해서 입력 신호 간 크기 차이를 출력한다. 두 개의 출력 값을 비교기를 통하여 ‘0’과 ‘1’의 C_OUT을 출력한다.
T_ref-△t 시간 동안은 작은 용량의 C_P에서 큰 용량의 C_Z로 전하가 이동하여 초과 위상 변화량(excess phase shift)을감소시켜 위상고정루프가 안정하게 동작하도록 한다. 제안된 위상고정루프는 T_ref-△t시간 동안 제안된 보조 전하 펌프가 C_Z에서 C_X로 전하를 이동(방전)시켜 초과위상 변화량을 감소시켜 위상고정루프가 더 안정하게 동작하도록 해준다. 이에 따른 루프 필터 출력 전압 변동 폭의 감소는 위상고정루프의 위상 잡음 특성을 개선하게 된다[8].
제안된 위상고정루프에서는 루프 필터 전압 감지기와 참고문헌[8]에서 사용된 주파수 전압 변환기을 사용하여 전압제어발진기의 입력 신호인 루프 필터 출력 전압 변동 폭을 감소 시켜 잡음 특성을 개선하였다

성능/효과

최소화된 전압제어발진기의 입력 전압인 루프 필터의 출력 전압은 안정한 출력 주파수로 이어진다. 결과적으로 전체 위상고정루프 회로의 위상 잡음과 지터의 크기를 개선할 수 있다. 기존 하나의 부궤환 루프를 가진 위상 고정루프에 루프필터 전압 감지기에서 루프 필터로 연결된 피드포위드 경로와 주파수 전압 변환기에서 루프 필터로 연결된 피드백 경로를 포함된 새로운 구조에 관한 연구가 향후 진행될 것이다.
는 스퍼 크기에 중요한 요소이다. 기존 구조의 값들과 비교하면 제안한 구조의 값들이 많이 감소하였음을 알 수 있다. 또한 지터 크기도 2.

후속연구

결과적으로 전체 위상고정루프 회로의 위상 잡음과 지터의 크기를 개선할 수 있다. 기존 하나의 부궤환 루프를 가진 위상 고정루프에 루프필터 전압 감지기에서 루프 필터로 연결된 피드포위드 경로와 주파수 전압 변환기에서 루프 필터로 연결된 피드백 경로를 포함된 새로운 구조에 관한 연구가 향후 진행될 것이다.

참고문헌 (8)

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상세보기
Tsung-Hsien Lin and W. J. Kaiser, "A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop," in IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 424-431, Mar. 2001.

상세보기
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상세보기
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Young-Shig Choi,Jung-dae Oh, Hyek-Hwan Choi, "A Phase-Locked Loop with a Self-Noise Suppressing Voltage Controlled Oscillator," IEEK TC, vol. 47, no. 8, pp. 689-694, Aug. 2010.

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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