[논문]ATM 정합모듈과 MPLS 포워딩엔진 연동을 위한 UTOPIA Controller 구현

김광옥; 박완기; 최창식; 박대근; 정연쾌; 이유경

ATM 정합모듈과 MPLS 포워딩엔진 연동을 위한 UTOPIA Controller 구현
The Implementation of UTOPIA Controller for Interworking AIM and MPLS Forwarding Engine 원문보기

ACE 2000 ATM 교환기를 이용하여 MPLS 교환기를 구현 시, ATM 가입자 및 중계선을 수용하여 스위치와 정합 기능을 수행하는 AIM(ATM interface module)에 IP 패킷에 대한 룩업을 수행하여 ATM 스위치로 패킷을 포워딩하는 HFEA(High performance Forwarding Engine board Assembly)를 연동하기 위해서는 UTOPIA Level2 연결이 요구된다. 그러나 HFEA 에서 622Mbps 급 성능의 MXT4400(SAR) 칩은 TSAR(Transmit SAR)로 운용 시 Master모드로 동작하게 되고, AIM 모듈 또한 Rx에서 Master모드로 동작하기 때문에 이들을 연결하기 위해서는 양 모듈간에서 Slave 모드로 동작할 수 있는 UTOPIA Controller가 필요하게 된다. 이에 따라 ALMA(AW Layer Module Assembly)칩과 HFEA TSAR 사이에서 데이터를 전달하는 UTOPIA Controller를 Xilinx를 이용해 FPGA로 구현하였다.

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문제 정의

본 논문에서는 ATM을 기반으로 하는 MPLS 정합모듈을 구현 시 ATM 정합모듈과의 연동 시 UTOPIA level 2 로 직접 연동하는데 문제점이 있눈 것을 보완하기 위해 ATM 정합모듈과 MPLS 포워딩엔진 사이에서 Slave 모드로 동작할 수 있는 UTOPIA Controller 를 FPGA 를 이용하여 구현하였다. 구현된 칩은 포워딩 엔진 보드 내에 실장 되어 인터페이스 역할을 수행하고 있으며, Xilinx 의 SPRATAN 2 계열을 사용하였다.
본 논문에서는 HFEA TSAR 와 HALA ALMA 칩을 UTOPIA Level 2 인터페이스로 연결하기 위해 UTOPIA Controller 를 구현하였다. 기본 구조는 그림 4 와 같이 구성된다.

제안 방법

구현한 UTOPIA Controller를 실제 HFEA 모듈에 퓨징하여 HALA 와 622Mbps를 지원하는지 시험하기 위해 그림 8 과 같이 테스트 환경을 꾸며 실험을 수행하였다. 실험에서 622Mbps의 패킷을 생성하기 위해 SmartBit 장비를 이용하였으며, UTOPIA Controller 가 반영 된 HFEA 를 이용한 성 능 시 험모델은 다음과 같다.
따라서 UTOPIA Master 모드로 동작하는 HALA 와 연결하기 위해서는 두 개의 Master 양단에서 UTOPIA Slave 기능을 수행할 수 있는 UTPIA Controller를 구현하였다.
마찬가지로 수신 SAR 와 연결되는 ALMA 또한 Master 로 연결되므로 이들 사이에서 Slave 모드로 인터페이스가 수행되는 UTOPIA Controller 가 필요하게 된다. 따라서 본 연구에서는 HFEA 의 TSAR 와 ALMA 를 연결하는 UTOPIA Controller < Xilinx FPGA 를 이용해 구현하였다. FPGA 칩은 SPARTAN 2 계열을 이용하였다.
1 로 설정하였다. 또한 622Mbps를 지원하는 HAIA 보드를 통해 셀 패스 시험을 수행하였다. BPAA 에서는 스위치를 통해 Loop Back 되도록 설정하고, HFEA 와의연결을 위해 HFEA 와 동일한 VPI/VCI = 0/50 를 설정하였匸}.
구성된다. 또한 ATM 53Byte 1 셀를 저장할 수 있는 DPRAM 메모리가 구성되어 있으며, Xilinx 에서 지원하는 Core 라이브러리를 이용해 구현하였다. 추가로 DPRAM 의 메모리 상태를 체크하여 데이터를 받아들일 수 있는지체크하기 위해 Cell Depth 모니터 블록으로 구성된다.
BPAA 에서는 스위치를 통해 Loop Back 되도록 설정하고, HFEA 와의연결을 위해 HFEA 와 동일한 VPI/VCI = 0/50 를 설정하였匸}. 또한 HFEA 나 HALA, BPAA 는 232C 케이블을 이용해 PC 모니터로 상태를 모니터링하였다. 스마트비트 장비에서 프레임 사이즈를 lOOByte 로 설정하고, 프레임 Rate는 460843(Frames/s)로 설정하여 HFEA 의 97.
HAIA(High speed ATM Inte由ce board Assembly)는 2 회선의 STM-4c 급 가입자/중계선 정합을 위해 물리계층 기능과 ATM Layer 와의 UTOPIA Level 2 인터페이스 기능을 제공한다. 또한 STM-4c 급 가입자/중계선 라인을 인터페이스하고 물리계층 프레임을 처리한 후 프레임에서 ATM 셀을 추출하여 ATM 계층으로 셀을 전달하고, ATM 계층으로부터 수산된 셀을 가입자/중계선으로 전달하는기능을 수행한다.
에서는 한 포트만 동작할 수 있도록구현하였다. 본 시스템에서는 STM-1 (155Mbps) 4 포트를 사용해 622Mbps 용량을 구현하기 위해 BPAA 에서펌웨어를 수정해 구현하였다.
또한 HFEA 나 HALA, BPAA 는 232C 케이블을 이용해 PC 모니터로 상태를 모니터링하였다. 스마트비트 장비에서 프레임 사이즈를 lOOByte 로 설정하고, 프레임 Rate는 460843(Frames/s)로 설정하여 HFEA 의 97.88%의 성능에서 UTOPIA Controller 가 Loss 없이 제대로 전송하는지 모니터링하였다. 시험에서 HFEA TSAR의 패킷 카운터와 ALMA 의 입력패킷 카운터를 비교한 결과 UTOPIA Controller 는 셀 Loss 없이 인터페이스 역할을 수행하는 것을 확인 하였다.
입력되는 데이터는 메모리 카운터를 증가 하게 하고, 출력되는 데이터는 메모리 카운터를 감소 하게 하여 메모리 Depth 를 측정한다. 만약 메모리 Depth 가 “28”를 나타내면 DPRAM 은 더 이상 HFEA TSAR 로부터 데이터를 받을 수 없으므로 폐기하게 된다.

대상 데이터

터를 전달하게 된다. TSAR에서 50MHzURXCLK 을받아 데이터를 입력시키고 HALA 의 UTXCLK 을 이용해 데이터를 츨력시킨다. 보통 UTOPIA 는 어드레스필드를 가지고 있어 여러 포트로부터 입력되는 데이터를 폴링 하여 전송하는데, 본 MPLS 시스템에 적용되는 622Mbps 급 HFEA 는 622M Full 성능을 내기위해 UTOPIA Conti이lei.
의 SPARTAN2 2S50T이44 칩을 이용해 HFEA 모듈에 구현하였다. 구현돤 블록의 Gate 카운터 17, 345개가 에사용되었으며, JTAG 에 관련해 1, 968개가 사용되었다. 그림 5 는 Timing Simulation 의 결과를 보여준다.
구현된 칩은 포워딩 엔진 보드 내에 실장 되어 인터페이스 역할을 수행하고 있으며, Xilinx 의 SPRATAN 2 계열을 사용하였다. 동작 주파수는 50MHz 에서 동작되며, 게이트 수는 약 18, 000 개 정도가 사용되었다. 성능시험 결과 UTOPIA Controller 가 HFEA 622Mbps의 으扌 97.
HFEA 는 ATM 물리 층 정합 장치로부터 유입되는 622Mbps 속도의 AAL5 패킷을 송수신하며, 셀의 재조립 및 분해, 그리고 IP 패킷에 대한 하드웨어적인 룩 업 기능을 수행하여 ATM 스위치 모듈로 패킷을 포워딩을 수행한다. 본 개발에 사용되는 622Mbps 급 HFEA 는 622Mbps용 상용 칩 MXT4400(SAR)을 사용한다. HFEA 는 포워딩 엔진에 송수신 SAR 와 VC-Merge 에 송수신 SAR, 즉 총 4개의 SAR가 때사용된다.

성능/효과

동작 주파수는 50MHz 에서 동작되며, 게이트 수는 약 18, 000 개 정도가 사용되었다. 성능시험 결과 UTOPIA Controller 가 HFEA 622Mbps의 으扌 97.88%까지 셀 Loss 없이 셀을 전송하는 것을 확인하였다.
88%의 성능에서 UTOPIA Controller 가 Loss 없이 제대로 전송하는지 모니터링하였다. 시험에서 HFEA TSAR의 패킷 카운터와 ALMA 의 입력패킷 카운터를 비교한 결과 UTOPIA Controller 는 셀 Loss 없이 인터페이스 역할을 수행하는 것을 확인 하였다. SmartBit 채널 설정과정 및 HFEA 의 성능 결과는 그림 9와 같이 보여준다.

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