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NTIS 바로가기Electronic System-Integration Technology Conference (ESTC), 2012 4th, 2012 Sept, 2012년, pp.1 - 5
We report on the several processes defined and executed for generating ultra thin 3D devices. The devices used have been processed on 200mm wafers using 130nm CMOS technology with TSVs. We focus on processes like wafer thinning, backside passivation, back side RDL (Re-Distribution Layer), front side...
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