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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1996-0074977 (1996-12-28) |
공개번호 | 10-1998-0055741 (1998-09-25) |
DOI | http://doi.org/10.8080/1019960074977 |
발명자 / 주소 | |
출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (1996-12-28) |
심사진행상태 | 거절결정(일반) |
법적상태 | 거절 |
본 발명은 반도체 소자의 실리사이드층 형성방법을 제공하는 것으로, 소정의 공정을 거쳐 실리콘 기판 상에 게이트 전극 및 접합영역을 형성한 후 전체 상부면에 티타늄을 증착하고, 열처리 공정으로 티타늄 실리사이드층을 형성한 다음 게이트 전극 양 측벽의 절연막 스페이서 상부에 반응하지 않은 티타늄층을 제거하므로써 미세 회로 패턴 형성시 접속저항 및 전도성의 향상으로 인하여 공정마진을 확보할 수 있는 효과가 있다.
반도체 소자의 실리사이드층 형성방법에 있어서,실리콘기판 상에 게이트 전극 및 접합영역을 형성한 후 게이트 전극 및 접합영역의 상부에 자연적으로 성장된 자연 산화막을 제 1 세정공정으로 제거하는 단계와,상기 실리콘기판의 전체 상부면에 티타늄층을 형성하는 단계와,상기 실리콘기판에 열처리 공정을 실시하는 단계와,상기 실리콘기판의 전체 상부면에 제 2 세정공정을 실시하여 상기 게이트 전극 양 측벽의 절연막 스페이서 상부에 형성된 티타늄층을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성방법.
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