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Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • B01J-017/00
출원번호 US-0930739 (1978-08-03)
발명자 / 주소
  • Richman Paul (St. James NY)
출원인 / 주소
  • RCA Corporation (New York NY 02)
인용정보 피인용 횟수 : 28  인용 특허 : 2

초록

A process for selectively modifying the electrical characteristics of selected MOS devices in an integrated circuit, such as in programming a read-only memory, at or near the final stage of circuit fabrication, includes the formation of a photoresist layer over the passivation layer of a nearly comp

대표청구항

A process for fabricating an MOS semiconductor circuit which comprises the steps of providing a substrate of a first conductivity type; forming spaced regions of an opposite conductivity type in a surface of said substrate, channel regions being defined between adjacent pairs of said regions which d

이 특허에 인용된 특허 (2)

  1. U ; Aung San, Method of making direct metal contact to buried layer.
  2. Richman ; Paul, Method of modifying electrical characteristics of MOS devices using ion implantation.

이 특허를 인용한 특허 (28)

  1. Chiu Te-Long (Houston TX) Lien Jih-Chang (Sugar Land TX), Electrically programmable floating gate semiconductor memory device.
  2. Kakihana Sanehiko (Palo Alto CA), Field effect transistor.
  3. Brigham Lawrence N. (Beaverton OR) Lee Yung-Huei (Sunnyvale CA) Chau Robert S. (Beaverton OR) Cotner Raymond E. (Beaverton OR), High tensile nitride layer.
  4. Brigham Lawrence N. ; Lee Yung-Huei ; Chau Robert S. ; Cotner Raymond E., High tensile nitride layer.
  5. Kuo Chang-Kiang (Houston TX), Implant programmable metal gate MOS read only memory.
  6. Arafa Mohamed ; Thompson Scott, Integrated circuit with borderless contacts.
  7. Arafa, Mohamed; Thompson, Scott, Integrated circuit with borderless contacts.
  8. Burr James B., MOS devices with retrograde pocket regions.
  9. Jambotkar Chakrapani G. (Hopewell Junction NY) Wang Paul P. (Kingston NY), Making a short-channel FET.
  10. Otsuki Kazutaka,JPX, Memory cell structure of a mask programmable read only memory with ion-implantation stopper films.
  11. Gedaly Jerrell M. (Dallas TX) Sadowski Joseph P. (Coppell TX) Kirkland David D. (Coppell TX) Sigmund Frank J. (Dallas TX), Method for fabricating a semiconductor read only memory.
  12. Fortino Andres G. (Essex VT) Geipel ; Jr. Henry J. (Essex Junction VT) Heller Lawrence G. (Essex Junction VT) Silverman Ronald (Essex Junction VT), Method of making a transistor array.
  13. Gardner Mark I. ; Duane Michael ; Kadosh Daniel, Method of making an IGFET with a non-uniform lateral doping profile in the channel region.
  14. McElroy David J. (Houston TX), Method of making implant programmable N-channel read only memory.
  15. Kuo Chang-Kiang (Houston TX), Method of making implant programmable metal gate MOS read only memory.
  16. Deshpande, Sadanand V.; Furukawa, Toshiharu; Horak, David V.; Natzle, Wesley C.; Sekiguchi, Akihisa; Tsou, Len Y.; Yang, Qingyun, Method of making sub-lithographic features.
  17. Wen Jemmy,TWX, Multiple stage ROM unit.
  18. Ghio Emilio Giambattista,ITX ; Meroni Giuseppe,ITX ; Re Danilo,ITX ; Baldi Livio,ITX, NOR-type ROM with LDD cells and process of fabrication.
  19. Burr James B., Partially depleted SOI device having a dedicated single body bias means.
  20. Donley William B. (Kokomo IN), Programming an IGFET read-only-memory.
  21. Cappelletti Paolo,ITX ; Lucherini Silvia,ITX ; Vajana Bruno,ITX, Rom cell with reduced drain capacitance.
  22. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  23. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  24. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  25. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  26. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  27. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  28. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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