[특허]SOS Mosfet with thinned channel contact region

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-029/78 H01L-027/02
출원번호	US-0313338 (1981-10-20)
우선권정보	JP-0175304 (1980-12-12)
발명자 / 주소	Uchida Yukimasa (Yokohama JPX)
출원인 / 주소	Tokyo Shibaura Denki Kabushiki Kaisha (JPX 03)
인용정보	피인용 횟수 : 7 인용 특허 : 2

초록 ▼

A MOS type semiconductor device formed on an insulating layer and having a substrate electrode. A first semiconductor layer for forming a MOS type element is formed on the insulating layer and has a substrate region where a channel is to be formed. To this substrate region is connected a second semiconductor layer which is thinner than the first semiconductor layer and which has the same conductivity type as that of the substrate region where the channel is to be formed.

대표청구항 ▼

A MOS type semiconductor device comprising: an insulating layer; a MOS type element including a first semiconductor layer formed on said insulating layer, said semiconductor layer having a substrate region of one conductivity type in which a channel is formed and further having an impurity region of an opposite conductivity type which is completely divided by said substrate region, said MOS type element further including an electrode formed on said first semiconductor layer with a first insulation film interposed therebetween; and a second semiconductor layer formed on said insulating layer alongside said first semiconductor layer, said second semiconductor layer having a smaller height than said first semiconductor layer as measured from the surface of said insulating layer, said second semiconductor layer being of the same conductivity type as said substrate region and being connected to at least said channel of said substrate region at an end of said channel which is exposed intermediate said divided impurity region, said substrate region being adapted to receive a constant potential supplied through said second semiconductor layer.

이 특허에 인용된 특허 (2)

Nishi ; Yoshio, Field effect transistors.
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Maeguchi Kenji (Yokohama JPX), Semiconductor device of silicon on sapphire structure having FETs with different thickness polycrystalline silicon films.
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이 특허를 인용한 특허 (7)

Egawa Hideharu (Tokyo JPX) Suzuki Yasoji (Yokosuka JPX), High density semiconductor circuit using CMOS transistors.
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Blake Terence G. W. (Dallas TX), Making a silicon-on-insulator transistor with selectable body node to source node connection.
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Higuchi Takayoshi (Sendai JPX), Miniaturization of a contact hole in a semiconductor device.
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Bahraman Ali (Palos Verdes Estates CA), Radiation hardened CMOS on SOI or SOS devices.
상세보기
Bryant, Andres; Mann, Randy W.; Stamper, Anthony K., SOI low capacitance body contact.
상세보기
Abou-Khalil, Michel J.; Botula, Alan Bernard; Gross, Blaine Jeffrey; Jaffe, Mark David; Joseph, Alvin; Phelps, Richard A.; Shank, Steven M.; Slinkman, James Albert, SOI-MOSFET gate insulation layer with different thickness.
상세보기
Adan, Alberto O., Semiconductor device of SOI structure.
상세보기

관련 콘텐츠

특허 원문 보기

KIPRIS 원문보기

IPC 상위 출원인

특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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