$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Method of producing a layered structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/28
  • H01L-021/88
출원번호 US-0621187 (1984-06-15)
우선권정보 GB-19830016476 (1983-06-16)
발명자 / 주소
  • Rhodes, Stephen J.
  • Oakley, Raymond E.
출원인 / 주소
  • Plessey Overseas Limited
대리인 / 주소
    Fleit, Jacobson, Cohn & Price
인용정보 피인용 횟수 : 27  인용 특허 : 2

초록

A method of forming a layered structure, which method comprises depositing a first metal layer on a substrate, depositing a barrier layer on the first metal layer, depositing a second metal layer on the barrier layer, forming a first masking pattern on the second metal layer, etching the first and s

대표청구항

1. A method of forming a layered structure, which method comprises depositing a first metal layer on a substrate, depositing a barrier layer on the first metal layer, depositing a second metal layer on the barrier layer, forming a first masking pattern on the second metal layer, etching the first an

이 특허에 인용된 특허 (2)

  1. Barker Robert A. (Plainfield NJ) Ong Edith C. (New Providence NJ), Integrated circuit device connection process.
  2. Yakushiji Hisao (Itami JPX), Manufacturing method for semiconductor device.

이 특허를 인용한 특허 (27)

  1. Bin Zhao, Damascene metallization process and structure.
  2. Harvey Ian, Integrated circuit device interconnection techniques.
  3. Tsai Chao-Chieh,TWX, Metal fuse in copper dual damascene.
  4. Cleeves James M., Method for forming an interconnect.
  5. Huang Kuei-Wu ; Chan Tsiu C. ; Ling Jamin, Method for forming planarized multilevel metallization in an integrated circuit.
  6. Choi Yang Kyu,KRX, Method for the fabrication of a semiconductor device.
  7. Ruggerio Paul A. (150 Hartwell Ave. Littleton MA 01460) Anderson Cynthia E. (348 N. Branch Rd. Glenview IL 60025), Method of forming an IC chip with self-aligned thin film resistors.
  8. Hareland, Scott A.; Doyle, Brian S.; Chau, Robert S., Method of forming sub-micron-size structures over a substrate.
  9. Zhao Bin, Method of making a damascene metallization.
  10. Den Blanken Hubertus J. (Eindhoven NLX), Method of manufacturing a semiconductor device having interconnections located both above a semiconductor region and abo.
  11. Okumura Katsuya (Yokohama JPX), Method of manufacturing a semiconductor device having tapered pillars.
  12. Funakoshi, Takako; Murakami, Eiichi; Yanagisawa, Kazumasa; Takeuchi, Kan; Aoki, Hideo; Yamaguchi, Hizuru; Oshima, Takayuki; Tsunokuni, Kazuyuki; Okuyama, Kousuke, Method of manufacturing a semiconductor integrated circuit device.
  13. Funakoshi, Takako; Murakami, Eiichi; Yanagisawa, Kazumasa; Takeuchi, Kan; Aoki, Hideo; Yamaguchi, Hizuru; Oshima, Takayuki; Tsunokuni, Kazuyuki; Okuyama, Kousuke, Method of manufacturing a semiconductor integrated circuit device.
  14. Rhodes Stephen J. (Northampton GB2), Method of producing a layered structure.
  15. Cronin John Edward, Methods for the preparation of a semiconductor structure having multiple levels of self-aligned interconnection metalliz.
  16. Ipri Alfred C. (Hopewell Township ; Mercer County NJ) Stewart Roger G. (Hillsboro Township ; Hunterdon County NJ), Multilayer interconnect and method of forming same.
  17. Balzer Peter Lynn ; Lewis Robert Lee ; Sebesta Robert David, Multilayered circuitized substrate and method of fabrication.
  18. McMann Ronald E. (Rosenberg TX) Garcia ; Jr. Evaristo (Rosenberg TX) Welch Michael T. (Sugar Land TX) Thompson Stephen W. (Richmond TX), Planar metal interconnection for a VLSI device.
  19. Lee Chii-Chang (Austin TX) Kawasaki Hisao (Austin TX), Process for forming a semiconductor device including conductive members.
  20. Contiero Claudio (Buccinasco ITX) Iannuzzi Giulio (Vimercate ITX) De Santi Giorgio (Milan ITX) Andreani Fabrizio (Parma ITX), Process for forming semiconductor device having multi-thickness metallization.
  21. Bothra Subhas ; Haskell Jacob, Process for making self-aligned conductive via structures.
  22. Liu Yowjuang W. (San Jose CA) Chang Kuang-Yeh (Los Gatos CA), Reverse damascene via structures.
  23. Funakoshi, Takako; Murakami, Eiichi; Yanagisawa, Kazumasa; Takeuchi, Kan; Aoki, Hideo; Yamaguchi, Hizuru; Oshima, Takayuki; Tsunokuni, Kazuyuki; Okuyama, Kousuke, Semiconductor integrated circuit device.
  24. Funakoshi,Takako; Murakami,Eiichi; Yanagisawa,Kazumasa; Takeuchi,Kan; Aoki,Hideo; Yamaguchi,Hizuru; Oshima,Takayuki; Tsunokuni,Kazuyuki; Okuyama,Kousuke, Semiconductor integrated circuit device.
  25. Cronin John Edward (Milton VT), Semiconductor structure having multiple levels of self-aligned interconnection metallization, and methods for its prepar.
  26. Coomer,Boyd L., Substrate conductive post formation.
  27. DiStefano Thomas H. (Bronxville NY) Ehrenberg Scott G. (Fishkill NY), Thin film multilayer laminate interconnection board assembly method.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로