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Integrated circuit chip processing techniques and integrated chip produced thereby

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/76
출원번호 US-0610337 (1984-05-15)
발명자 / 주소
  • Wu Andrew L. (Shrewsbury MA)
출원인 / 주소
  • Digital Equipment Corporation (Maynard MA 02)
인용정보 피인용 횟수 : 5  인용 특허 : 12

초록

A method of fabricating an integrated circuit chip including insulated gate field effect transistors, and an integrated circuit chip produced thereby. By a series of complementary self-aligned masking operations, the field oxide is produced from an initial oxide layer to define active device regions

대표청구항

A method of forming an integrated circuit chip on a substrate of a first conductivity type comprising the steps of: A. depositing an insulation layer and a second layer over a surface of the substrate; B. defining active device regions and removing portions of the second layer in the field regions t

이 특허에 인용된 특허 (12)

  1. Salsbury ; Phillip J. ; Perlegos ; George ; Morgan ; William L., Floating gate storage device and method of fabrication.
  2. Athanas Terry G. (Lewisville TX), Method for making a semiconductor device.
  3. Nozawa Hiroshi (Yokohama JPX), Method for manufacturing a semiconductor device employing element isolation using insulating materials.
  4. Steinmaier, Walter; Solo de Zaldivar, Jose, Method of manufacturing a semiconductor device utilizing doped oxides and controlled oxidation.
  5. Sumitomo ; Yasusuke ; Ohashi ; Yoshie, Method of manufacturing semiconductor devices.
  6. Abbas Shakir A. (Wappingers Falls NY) Magdo Ingrid E. (Hopewell Junction NY), Method to fabricate stud structure for self-aligned metallization.
  7. Logan Joseph S. (Poughkeepsie NY) Mauer ; IV John L. (Sherman CT) Rothman Laura B. (Sherman CT) Schwartz Geraldine C. (Poughkeepsie NY) Standley Charles L. (Wappingers Falls NY), Planar multi-level metal process with built-in etch stop.
  8. Khan Mahboob (Placentia CA) Godejahn ; Jr. Gordon C. (Santa Ana CA) Heimbigner Gary L. (Anaheim CA) Aghishian Noubar A. (Anaheim CA), Process for and structure of high density VLSI circuits, having inherently self-aligned gates and contacts for FET devic.
  9. Zielinski Laura B. (Plantsville CT), Process for forming passivated metal interconnection system with a planar surface.
  10. Ito Takashi (Kawasaki JPX) Hijiya Shinpei (Sagamihara JPX), Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitri.
  11. Abbas Shakir A. (Wappingers Falls NY) Magdo Ingrid E. (Hopewell Junction NY), Self-aligned metal process for integrated injection logic integrated circuits.
  12. van Gils Johannes A. A. (Eindhoven NLX), Semiconductor device having an improved multilayer wiring system.

이 특허를 인용한 특허 (5)

  1. Guan, Lijie; Shi, Changqing; Jiang, Ming; Li, Yun-Fei, Double rie damascene process for nose length control.
  2. Yen Yung-Chau (San Jose CA), Metallization technique for integrated circuit structures.
  3. Zhang, Jinqiu; Sun, Hai; Yuan, Hongping; Chen, Tsung Yuan, Method to eliminate reactive ion etching (RIE) loading effects for damascene perpendicular magnetic recording (PMR) fabrication.
  4. Cohen, Guy A.; Cordes, Steven A.; Goma, Sherif A.; Rosner, Joanna; Trewhella, Jeannine M., Processing for overcoming extreme topography.
  5. Cohen, Guy M.; Cordes, Steven A.; Goma, Sherif A.; Rosner, Joanna; Trewhella, Jeannine M., Processing for overcoming extreme topography.
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