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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0491520 (1983-05-04) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 5 인용 특허 : 3 |
A binary division circuit for use in a large data processing system is disclosed which performs division with floating or fixed point numbers. It includes a multiplier unit which is modified to produce the higher precision calculation necessary to the division operation. This modification includes a
An augmented multiplier for use in a binary division circuit of a large data processing system comprising: a 60×60 bit multiplier circuit connected to receive a first and a second input; a first 6×6 multiplier circuit connected to receive a third input and the second input of said 60×60 bit multipli
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