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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0680271 (1984-12-10) |
우선권정보 | JP-0193436 (1983-12-15) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 9 인용 특허 : 4 |
A decoder circuit for MOS memory of a redundant structure having shorter delays in access time contains a programmable element in a redundant circuit rather than connected in series on the word line driving signal.
A decoder circuit for MOS memory, said MOS memory having a redundant structure, comprising a word line, first MOS transistors for word line selection, an output line connected to said first MOS transistors in common, a second MOS transistor, the transmissive/non-transmissive condition thereof being
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