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특허 상세정보

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Metallization technique for integrated circuit structures

특허상세정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판) H01L-021/306    B44C-001/22   
미국특허분류(USC) 437/187 ; 148/DIG ; 20 ; 148/DIG ; 51 ; 148/DIG ; 158
출원번호 US-0878093 (1986-06-24)
발명자 / 주소
출원인 / 주소
인용정보 피인용 횟수 : 6  인용 특허 : 10
초록
▼

The invention discloses an improved process for forming one or more metal strips on an integrated circuit structure by wet etching of a metal layer which comprises forming an intermediate layer over the integrated circuit structure; forming slots in the intermediate layer; forming a metal layer over the intermediate layer; and wet etching the metal layer sufficiently to remove all metal in the slots while retaining metal on the intermediate layer between the slots to form the desired one or more metal strips. Multiple levels of metal strips may be formed...

대표
청구항

An improved process for forming one or more metal strips on an integrated circuit structure by wet etching of a metal layer which comprises: (a) forming an intermediate layer over said integrated circuit structure; (b) forming slots in said intermediate layer; (c) forming a metal layer of non-uniform thickness over said intermediate layer; and (d) wet etching said metal layer sufficiently to remove all metal in said slots while retaining metal on said intermediate layer between said slots to form said desired one or more metal strips.

이 특허에 인용된 특허 (10)

  1. Maa Jer-shen (Middlesex County ; Plainsboro Township NJ) Huang Sheng M. (Mercer County ; Lawrenceville Township NJ). Formation of submicrometer lines. USP1987034648939.
  2. Casey Daniel K. (Elk River MN) Lee Eddie C. (Bloomington MN). High efficiency metal lift-off process. USP1987054662989.
  3. Wu Andrew L. (Shrewsbury MA). Integrated circuit chip processing techniques and integrated chip produced thereby. USP1986044584761.
  4. Majima Teiji (Hatano JPX) Watanabe Hiromichi (Atsugi JPX). Method for forming patterns. USP1986074597826.
  5. Mathur Vishnu (San Jose CA) Garcia Socorro (San Jose CA). Method for forming vertical interconnects in polyimide insulating layers. USP1987044661204.
  6. Chi Jim-Yong (Bedford MA) Holmstrom Roger P. (Wayland MA). Method of fabricating submicron silicon structures such as permeable base transistors. USP1985044510016.
  7. Kuroda ; Hiroshi. Method of forming electrode wirings in semiconductor devices. USP1978024076860.
  8. Taguchi Shinji (Yokohama JPX) Matsumura Homare (Kawasaki JPX) Maeguchi Kenji (Yokohama JPX). Method of manufacturing a semiconductor device. USP1986104619037.
  9. Hirai Yutaka (Tokyo JPX) Tomida Yoshinori (Yokohama JPX) Matsuda Hiroshi (Yokohama JPX) Nishimura Yukuo (Sagamihara JPX). Pattern forming method. USP1986054586980.
  10. Dargent Bruno (Grenoble FRX). Process for producing conductors for integrated circuits using planar technology. USP1985084533431.

이 특허를 인용한 특허 피인용횟수: 6

  1. Lim Sheldon C. P. (Sunnyvale CA) Chu Stanley C. (Cupertino CA). Barrier layer enhancement in metallization scheme for semiconductor device fabrication. USP1997045624874.
  2. Yuki Koichiro,JPX ; Morita Kiyoyuki,JPX ; Morimoto Kiyoshi,JPX ; Hirai Yoshihiko,JPX. Method for forming semiconductor microstructure, semiconductor device fabricated using this method, method for fabricat. USP1999035888852.
  3. Burrell,Lloyd G.; Davis,Charles R.; Goldblatt,Ronald D.; Landers,William F.; Mehta,Sanjay C.. Method of fabricating a wire bond pad with Ni/Au metallization. USP2007117294565.
  4. Mizushima Kazuyuki (Tokyo JPX). Multi-level semiconductor structure and process of fabricating thereof. USP1990114970177.
  5. Thomas David C. (Wilkes-Barre PA) Wong S. Simon (Ithaca NY). Planar tungsten interconnect with implanted silicon. USP1990034907066.
  6. Yuki Koichiro,JPX ; Morita Kiyoyuki,JPX ; Morimoto Kiyoshi,JPX ; Hirai Yoshihiko,JPX. Resonance tunnel device. USP2000016015978.

IPC 상위 출원인