[특허]Data packet multiplexer/demultiplexer

Data packet multiplexer/demultiplexer 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H04J-003/24 H04J-003/04
출원번호	US-0913923 (1986-10-01)
발명자 / 주소	Csapo John (Glenview IL) Schlechte Gary L. (Naperville IL) Williams Victor F. (Oak Park IL)
출원인 / 주소	GTE Communication Systems Corporation (Phoenix AZ 02)
인용정보	피인용 횟수 : 25 인용 특허 : 0

초록 ▼

A Multiplexer/Demultiplexer for transmitting packetized data between a processor and a Pulse Code Modulation (PCM) bus. First-in First-Out (FIFO) shift registers, serial-to-parallel and parallel-to-serial converters and associated timing and control circuits are utilized to perform the packetized da

대표청구항 ▼

A data packet multiplexer/demultiplexer for use in a system including a processor and a pulse code modulation (PCM) bus, said processor being operated to send and receive parallel output and input data, respectively, and said PCM bus being operated to transmit and receive serial input and output data, respectively, said data packet multiplexer/demultiplexer comprising: parallel interface means connected to said processor and operated in response to said parallel output data from said processor to provide stored parallel output data; buffer means connected to said parallel interface means and operated to store a predetermined quantity of said stored parallel output data and provide a corresponding predetermined quantity of parallel output buffer data and an associated output packet available signal; and serial interface means connected between said buffer means and said PCM bus, and operated in response to said output packet available signal to retrieve said predetermined quantity of parallel output buffer data, convert it to a corresponding predetermined quantity of serial output data and transmit said predetermined quantity of serial output data to said PCM bus; said serial interface means being further operated in response to said serial input data to convert it to parallel input buffer data; said buffer means being further operated to store a predetermined quantity of said parallel input buffer data and provide a corresponding predetermined quantity of stored parallel input data and an associated input packet available signal; said parallel interface means being further operated in response to said input packet available signal to retrieve said predetermined quantity of stored parallel input data and provide a corresponding predetermined quantity of said parallel input data.

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